計(jì)算機(jī)體系結(jié)構(gòu)試題庫—判斷題

1、精選優(yōu)質(zhì)文檔-傾情為你奉上計(jì)算機(jī)體系結(jié)構(gòu)試題庫判斷題 （102題）1 （）執(zhí)行時(shí)間不是唯一的性能指標(biāo)，但它是最普遍的性能表示形式。2 （×）根據(jù)Moore定律，DRAM的周期時(shí)間是每三年降低四倍。3 （×）MIPS是測(cè)量計(jì)算機(jī)性能的一致性指標(biāo)。4 （）在計(jì)算機(jī)性能測(cè)量中，調(diào)和平均的含義是單位時(shí)間機(jī)器能夠執(zhí)行的程序數(shù)。5 （×）可以用典型程序來設(shè)計(jì)和優(yōu)化指令集。6 （×）增加流水線的級(jí)數(shù)總可以增加流水線的性能。7 （×）多處理機(jī)系統(tǒng)中的素?cái)?shù)模低位交叉存儲(chǔ)器可以避免所有訪存沖突。8 （）部件的可靠性通?？梢杂闷骄鶡o故障時(shí)間來衡量。9 （）在向量處理

2、機(jī)中，鏈接只能在順序的Convoy（向量指令并行集）之間進(jìn)行。10 （×）n維超立方體單級(jí)互連網(wǎng)絡(luò)中的節(jié)點(diǎn)數(shù)為n。11 （×）MIPS和MFLOPS是計(jì)算機(jī)性能衡量的兩個(gè)可靠指標(biāo)。12 （×）RISC結(jié)構(gòu)的機(jī)器性能一定要比CISC結(jié)構(gòu)的機(jī)器性能高。13 （×）平均每條指令的執(zhí)行周期數(shù)（CPI）與程序無關(guān)。14 （）CPU性能公式中指令條數(shù)（IC）與指令集格式和編譯器有關(guān)。15 （）CPU的組織在一定程度上會(huì)影響CPU所能達(dá)到的頻率。16 （）解釋執(zhí)行比翻譯執(zhí)行花的時(shí)間多，但存儲(chǔ)空間占用較少。17 （×）計(jì)算機(jī)體系結(jié)構(gòu)設(shè)計(jì)這不必關(guān)心指令集具體實(shí)現(xiàn)

3、。18 （×）當(dāng)前沒有任何一種指令集結(jié)構(gòu)是堆棧型結(jié)構(gòu)，因?yàn)樗呀?jīng)過時(shí)了。19 （）雖然結(jié)構(gòu)相關(guān)會(huì)影響流水線的性能，但是我們?cè)诰唧w的流水線設(shè)計(jì)中仍然允許一定的結(jié)構(gòu)相關(guān)存在。20 （×）程序的時(shí)間局部性指程序即將用到的信息很可能與目前正在使用的信息在空間上相鄰或者臨近。21 （×）程序的空間局部性指程序即將用到的信息很可能就是目前正在使用的信息。22 （）Amdahl定律揭示的性能遞減規(guī)則說明如果僅僅對(duì)計(jì)算機(jī)中的一部分做性能改進(jìn)，則改進(jìn)越多，系統(tǒng)獲得的效果越小。23 （×）Amdahl定律中“可改進(jìn)比例”指可改進(jìn)部分在改進(jìn)系統(tǒng)計(jì)算時(shí)間中所占的比例。24 （）

4、Amdahl定律中“部件加速比”指可改進(jìn)部分改進(jìn)以后性能的提高。25 （）傳統(tǒng)機(jī)器級(jí)的機(jī)器語言是該機(jī)的指令集。26 （×）由匯編語言寫成的程序叫做匯編程序。27 （）機(jī)器功能的軟件和硬件實(shí)現(xiàn)在邏輯上是等效的，但性能價(jià)格比是不等效的。28 （）集成電路基片成本和基片面積有一定比例關(guān)系。29 （）芯片研發(fā)費(fèi)用指芯片毛利的一部分。30 （×）集成電路芯片的成本主要取決于芯片生產(chǎn)數(shù)目。31 （）響應(yīng)時(shí)間必須通過運(yùn)行“真實(shí)程序”獲得。32 （×）程序在向量計(jì)算機(jī)上運(yùn)行，不會(huì)出現(xiàn)數(shù)據(jù)相關(guān)和結(jié)構(gòu)相關(guān)。33 （×）通過操作系統(tǒng)的多進(jìn)程技術(shù)可以完全回避I/O處理時(shí)間的問題

5、。因?yàn)楫?dāng)一個(gè)進(jìn)程在等待I/O處理的時(shí)候，另外的一些進(jìn)程可以在CPU上運(yùn)行。34 （×）在Cache中，只要增加塊容量，一定可以減小失效率。35 （）虛擬Cache中，CPU使用虛擬地址訪問Cache。36 （×）虛擬存儲(chǔ)器頁調(diào)度采用LRU算法的缺點(diǎn)之一是使CPU時(shí)鐘頻率下降。37 （）可以說向后兼容是系列機(jī)的根本特征。38 （×）軟硬件功能是完全等效的。39 （×）機(jī)器工作狀態(tài)的定義和切換對(duì)機(jī)器語言程序設(shè)計(jì)者來說是透明的。40 （）受應(yīng)用程序的影響，計(jì)算機(jī)的地址位大約以每年1/2-1位的速度遞增。41 （×）基準(zhǔn)程序能夠完全預(yù)測(cè)一個(gè)程序在計(jì)算機(jī)

6、上的運(yùn)行性能。42 （）隨著時(shí)間的推移，計(jì)算機(jī)系統(tǒng)的成本會(huì)逐漸降低。43 （×）MIPS和MFLOPS都可以用來準(zhǔn)確地評(píng)價(jià)計(jì)算機(jī)系統(tǒng)的性能。44 （×）現(xiàn)代CPU中已經(jīng)沒有堆棧型和累加器型的指令集結(jié)構(gòu)。45 （）編譯器對(duì)應(yīng)用程序的優(yōu)化編譯會(huì)增加控制指令在程序中所占的比例。46 （×）Load/Store型機(jī)器體系結(jié)構(gòu)設(shè)計(jì)一定要遵循指令集結(jié)構(gòu)的規(guī)整性要求。47 （×）流水線的效率在滿負(fù)荷運(yùn)行時(shí)可達(dá)1。48 （）用時(shí)空?qǐng)D上n個(gè)任務(wù)所占的時(shí)空區(qū)與m個(gè)段總的時(shí)空區(qū)之比可計(jì)算出流水線的效率。49 （×）由于流水線的最大加速比等于流水線深度，所以增加流水段

7、數(shù)總可以增大流水線加速比。50 （）流水線深度受限于流水線的延遲和額外開銷。51 （×）DLX流水線中，所有數(shù)據(jù)相關(guān)都可以通過定向技術(shù)解決。52 （）在DLX流水線中，可以在ID段檢測(cè)所有數(shù)據(jù)相關(guān)。53 （）編譯器可以通過重新排列代碼的順序來消除相關(guān)引起的暫停。54 （）向量處理機(jī)用每秒取得多少浮點(diǎn)運(yùn)算結(jié)果來衡量機(jī)器速度，以MFLOPS作為測(cè)量單位。55 （）多級(jí)存儲(chǔ)層次是利用程序局部性原理來設(shè)計(jì)的。56 （）“Cache主存”層次：彌補(bǔ)主存速度的不足。57 （）“主存輔存”層次： 彌補(bǔ)主存容量的不足。58 （）寫調(diào)塊策略是用于寫操作失效時(shí)的策略。59 （）寫合并是提高寫緩沖利用率的

8、技術(shù)。60 （）相聯(lián)度越高，沖突失效就越少。61 （×）強(qiáng)制性失效和容量失效也受相聯(lián)度的影響。62 （×）容量失效卻隨著容量的增加而增加。63 （）2:1的Cache經(jīng)驗(yàn)規(guī)則說明容量為N 的直接映象Cache的失效率約等于大小為N/2 的兩路組相聯(lián)Cache的失效率。64 （）一些降低失效率的方法會(huì)增加命中時(shí)間或失效開銷。65 （×）具有越低失效率的計(jì)算機(jī)系統(tǒng)性能越高。66 （×）具有越低平均訪存時(shí)間的系統(tǒng)性能越高。67 （×）具有越低失效率的存儲(chǔ)系統(tǒng)性能越高。68 （）具有越低平均訪存時(shí)間的存儲(chǔ)系統(tǒng)性能越高。69 （×）Victim

9、 Cache是位于CPU和Cache間的又一級(jí)Cache。70 （×）偽相聯(lián)cache取直接映象及組相聯(lián)兩者的優(yōu)點(diǎn)，命中時(shí)間小，失效開銷低。71 （）偽相聯(lián)cache具有快速命中與慢速命中兩種命中時(shí)間。72 （×）預(yù)取必須和正常訪存操作并行才有意義。73 （）預(yù)取必須和正常指令的執(zhí)行并行才有意義。74 （）數(shù)據(jù)對(duì)存儲(chǔ)位置的限制比指令的少，因此更便于編譯器優(yōu)化。75 （）Cache中的寫緩沖器導(dǎo)致對(duì)存儲(chǔ)器訪問的復(fù)雜化。76 （×）寫回法Cache中不必使用寫緩沖。77 （×）評(píng)價(jià)第二級(jí)Cache時(shí)，應(yīng)使用局部失效率這個(gè)指標(biāo)。78 （）為減少平均訪存時(shí)間，可

10、以讓容量較小的第一級(jí)Cache采用較小的塊，而讓容量較大的第二級(jí)Cache采用較大的塊。79 （）預(yù)取只有在處理器能繼續(xù)執(zhí)行其它指令的同時(shí)進(jìn)行才有意義。80 （）硬件預(yù)取通常需要非阻塞cache的支持。81 （）Cache命中時(shí)間往往會(huì)直接影響到處理器的時(shí)鐘頻率。82 （）采用容量小、結(jié)構(gòu)簡(jiǎn)單的Cache會(huì)減小cache的命中時(shí)間。83 （）寫操作流水化會(huì)減小cache的命中時(shí)間。84 （）素?cái)?shù)模法是避免存儲(chǔ)體沖突的一種方法。85 （）TLB是頁表轉(zhuǎn)換查找緩沖器。86 （）TLB中的內(nèi)容是頁表部分內(nèi)容的一個(gè)副本。87 （×）在共享存儲(chǔ)器上支持消息傳遞比在消息傳遞的硬件上支持共享存儲(chǔ)器

11、困難得多。88 （）流水線吞吐率是指單位時(shí)間內(nèi)流水線所完成的任務(wù)數(shù)。89 （×）流水線可能達(dá)到其最大吞吐率。90 （×）流水線加速比是指流水線最大潤(rùn)如率和實(shí)際吞吐率之比。91 （）Cache失效中必定包含強(qiáng)制性失效。92 （×）Cache失效中必定包含容量失效。93 （×）Cache失效中必定包含沖突失效。94 （）組相聯(lián)或直接映象Cache中才可能存在沖突失效。95 （）支持“失效下命中”的cache是非阻塞Cache。96 （×）虛存系統(tǒng)所用的cache稱為虛擬Cache。97 （）有統(tǒng)一的時(shí)鐘協(xié)調(diào)各個(gè)設(shè)備操作的總線是同步總線。98 （×）硬件在預(yù)取