集成電路設計-3-8譯碼器設計

1、. 集成電路設計實踐報告 題目： 3-8譯碼器設計 院系： 自動化學院電子工程系 專業(yè)班級： 微電121班 學生學號： 3120433026 學生姓名： 趙政 指導教師姓名： 王鳳娟 職稱： 講師 起止時間： 2015-12-21-2016-1-8 成績： :1 集成電路設計的流程圖1-1是使用Tanner Pro進行一個完整的集成電路設計的流程。先用S-Edit編輯出將要設計的電路圖，再將該電路圖輸出成SPICE文件，用T-Spice模擬結(jié)果，如果模擬結(jié)果有錯誤，再回到S-Edit檢查電路圖，如果T-Spice模擬結(jié)果無錯誤，則用L-Edit進行布局設計。用L-Edit進行布局圖設計后要用D

2、RC做設計檢查規(guī)則，如果違反設計規(guī)則，則修改布局圖，直到設計規(guī)則檢查無錯誤為止。將驗證過的布局圖轉(zhuǎn)化為SPICE文件，再利用T-spice模擬，如有錯誤，再回到L-Edit修改布局圖。最后利用LVS將電路圖輸出的SPICE文件與布局圖轉(zhuǎn)化的SPICE文件進行對比，若對比結(jié)果不相等，則回去修正L-Edit或者S-Edit的圖，直到LVS驗證無錯誤后。圖1-1 集成電路設計的流程2 3-8譯碼器設計思路2.1 3-8譯碼器基本原理3-8譯碼器的輸入是3個腳,輸出是8個腳。用高低電平來表示輸入和輸出。輸入是二進制。3只腳也就是3位二進制數(shù)。輸入可以3位二進制數(shù)。3位二進制最大是111 也就是8。輸出

3、是8個腳，表示10進制。是根據(jù)輸入的二進制數(shù)來輸出。如果輸入是101 那么就是第5只腳高電平，表示二進制數(shù)是5。 其實3-8譯碼器的功能就是把輸入的3位2進制數(shù)翻譯成10進制的輸出。 這樣就可以設計出3-8譯碼器。下面是3-8譯碼器的真值表表2-1 3-8譯碼器真值表2.2 3-8譯碼器原理圖根據(jù)3-8譯碼器設計要求，得到相應的電路原理圖，如圖2-3所示。 圖2-2 3-8譯碼器電路圖3 3-8譯碼器電路設計本次設計中，3-8譯碼器是由一個NAND3、8個NAND4、3個INV等模塊構(gòu)成。以下將對這些組成模塊的電路原理圖以及仿真情況做詳細分析，以及對3-8譯碼器的原理圖和仿真作出分析。3.1

4、3輸入與非門（NAND3）的電路圖及其仿真 在S-Edit的電路設計模塊中畫出3輸入與非門的晶體管級電路圖，如下圖3-5所示，其中A、B、C為輸入端信號，Y為輸出信號。圖3-1 NAND3電路圖利用T-Spice對設置好的SPICE文件進行仿真，NAND3的仿真輸出模擬波形如圖3-2所示。圖3-2 NAND3仿真圖圖3-8從下到上的信號依次為A、B、C、Y，由NAND3仿真波形圖可知，當輸入端信號A、B、C中含有低電平時，輸出Y為高電平。只有當A、B、C都為高電平時，輸出Y才為低電平。符合3輸入與非門的的邏輯功能，從而驗證了NAND3電路設計的正確性。3.2 反相器（INV）的電路圖及其仿真在

5、S-Edit中的電路設計模塊中畫出反相器（INV）的電路圖，如圖3-3所示，其中A為輸入端信號，Y為輸出端信號。圖3-3 INV電路圖根據(jù)加載后的SPICE文件，用T-Spice生成INV的仿真波形圖，如圖3-4所示。圖3-4 INV仿真波形圖圖3-4從下到上的信號依次為輸入信號A、輸出信號Y，當輸入信號A為高電平時，輸出信號Y為低電平。當輸入信號A為低電平時，輸出信號Y為高電平。起到邏輯非的功能，從而實現(xiàn)反相器的功能。根據(jù)仿真可以看出INV電路設計的正確性。3.3 3-8譯碼器電路圖及其仿真根據(jù)已經(jīng)設計的模塊，在S-Edit中的電路設計模塊下畫出3-8譯碼器的電路圖，如圖3-5所示。其中A0

6、，A1，A2為輸入信號，S1，S2，S3是使能端，Y0，Y1,Y2,Y3,Y4,Y5,Y6,Y7 為輸出信號。 圖3-5 3-8譯碼器電路圖由3-8譯碼器的電路圖生成SPICE文件，用T-Spice打開生成的該電路生成的SPICE文件，對SPICE文件進行設置，包括加載包含文件、設定電源電壓、設定輸入信號、分析設定以及輸出設定。設置的SPICE語句如圖3-6所示。.lib D:任務2ic_techfilescz6h+_v20.lib tt* SPICE netlist written by S-Edit Win32 7.03* Written on Jan 8, 2016 at 19:35:3

7、9* Waveform probing beoptions probefilename=D:任務2zhaozheng.dat+ probesdbfile=D:任務2zhaozheng.sdb+ probetopmodule=Module0* Main circuit: Module0M1 Y0 N69 N73 N73 NENH L=0.35u W=2u M2 N73 N13 N72 N72 NENH L=0.35u W=2u M3 N72 N9 Gnd Gnd NENH L=0.35u W=2u M4 N59 N10 Gnd Gnd NENH L=0.35u W=2u

8、M5 N60 N13 N59 N59 NENH L=0.35u W=2u M6 Y1 N69 N60 N60 NENH L=0.35u W=2u M7 N66 N9 Gnd Gnd NENH L=0.35u W=2u M8 N67 N14 N66 N66 NENH L=0.35u W=2u M9 Y2 N69 N67 N67 NENH L=0.35u W=2u M10 N51 N10 Gnd Gnd NENH L=0.35u W=2u M11 N52 N14 N51 N51 NENH L=0.35u W=2u M12 Y3 N69 N52 N52 NENH L=0.35u W=2u M13 N

9、42 N9 Gnd Gnd NENH L=0.35u W=2u M14 N43 N13 N42 N42 NENH L=0.35u W=2u M15 Y4 N39 N43 N43 NENH L=0.35u W=2u M16 N35 N10 Gnd Gnd NENH L=0.35u W=2u M17 N36 N13 N35 N35 NENH L=0.35u W=2u M18 Y5 N39 N36 N36 NENH L=0.35u W=2u M19 N26 N9 Gnd Gnd NENH L=0.35u W=2u M20 N27 N14 N26 N26 NENH L=0.35u W=2u M21 Y

10、6 N39 N27 N27 NENH L=0.35u W=2u M22 N21 N10 Gnd Gnd NENH L=0.35u W=2u M23 N22 N14 N21 N21 NENH L=0.35u W=2u M24 Y7 N39 N22 N22 NENH L=0.35u W=2u M25 N69 A2 Gnd Gnd NENH L=0.35u W=2u M26 N39 N69 Gnd Gnd NENH L=0.35u W=2u M27 N13 A1 Gnd Gnd NENH L=0.35u W=2u M28 N14 N13 Gnd Gnd NENH L=0.35u W=2u M29 N

11、9 A0 Gnd Gnd NENH L=0.35u W=2u M30 N10 N9 Gnd Gnd NENH L=0.35u W=2u M31 Y0 N69 Vdd Vdd PENH L=0.35u W=4u M32 Y0 N13 Vdd Vdd PENH L=0.35u W=4u M33 Y0 N9 Vdd Vdd PENH L=0.35u W=4u M34 Y1 N69 Vdd Vdd PENH L=0.35u W=4u M35 Y1 N13 Vdd Vdd PENH L=0.35u W=4u M36 Y1 N10 Vdd Vdd PENH L=0.35u W=4u M37 Y2 N69

12、Vdd Vdd PENH L=0.35u W=4u M38 Y2 N14 Vdd Vdd PENH L=0.35u W=4u M39 Y2 N9 Vdd Vdd PENH L=0.35u W=4u M40 Y3 N69 Vdd Vdd PENH L=0.35u W=4u M41 Y3 N14 Vdd Vdd PENH L=0.35u W=4u M42 Y3 N10 Vdd Vdd PENH L=0.35u W=4u M43 Y4 N39 Vdd Vdd PENH L=0.35u W=4u M44 Y4 N13 Vdd Vdd PENH L=0.35u W=4u M45 Y4 N9 Vdd Vd

13、d PENH L=0.35u W=4u M46 Y5 N39 Vdd Vdd PENH L=0.35u W=4u M47 Y5 N13 Vdd Vdd PENH L=0.35u W=4u M48 Y5 N10 Vdd Vdd PENH L=0.35u W=4u M49 Y6 N39 Vdd Vdd PENH L=0.35u W=4u M50 Y6 N14 Vdd Vdd PENH L=0.35u W=4u M51 Y6 N9 Vdd Vdd PENH L=0.35u W=4u M52 Y7 N39 Vdd Vdd PENH L=0.35u W=4u M53 Y7 N14 Vdd Vdd PEN

14、H L=0.35u W=4u M54 Y7 N10 Vdd Vdd PENH L=0.35u W=4u M55 N69 A2 Vdd Vdd PENH L=0.35u W=4u M56 N39 N69 Vdd Vdd PENH L=0.35u W=4u M57 N13 A1 Vdd Vdd PENH L=0.35u W=4u M58 N14 N13 Vdd Vdd PENH L=0.35u W=4u M59 N9 A0 Vdd Vdd PENH L=0.35u W=4u M60 N10 N9 Vdd Vdd PENH L=0.35u W=4uv61 A1 Gnd pulse(0.0 5.0 2

15、n 2n 2n 100n 200n)v62 A2 Gnd pulse(0.0 5.0 2n 2n 2n 200n 400n)v63 A0 Gnd pulse(0.0 5.0 2n 2n 2n 50n 100n) * End of main circuit: Module0VVDD VDD GND 3.3.tran/op 1n 1000n method=bdf*.print tran v(A0) v(A1) v(A2) .print v(Y0) v(Y1) v(Y2) v(Y3) v(Y4) v(Y5) v(Y6) v(Y7).end根據(jù)上述網(wǎng)表文件，仿真結(jié)果為：根據(jù)加載后的SPICE文件，生成

16、仿真波形圖如圖3-11所示。圖3-6 3-8譯碼器功能仿真圖圖3-6從下到上依次為Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 C，其中Y7和AB重疊了。由圖可以看出根據(jù)ABC輸入000 001 010 011 100 101 110 111八種情況輸出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7八種結(jié)果。4 3-8譯碼器版圖設計及其仿真4.1 3輸入與非門（NAND3）的版圖設計與仿真根據(jù)3-5所示的NAND3電路圖，在L-Edit中畫出NAND3的版圖如圖4-4所示，其中A、B、C為輸入端信號，Y為輸出端信號。圖4-1 NAND3版圖根據(jù)NAND3版圖提取出SPICE文件，用T-Spi

17、ce打開該版圖所生成的SPICE文件，對SPICE文件進行設置，包括加載包含文件、設定電源電壓、設定輸入信號、分析設定以及輸出設定。設置的SPICE語句如圖4-5所示。圖4-2 設置的SPICE語句根據(jù)設置后的SPICE文件，得到如圖4-6所示的NAND3仿真波形圖。4-3 NAND3版圖仿真波形圖圖4-6從上到下依次為A、B、C、Y，由NAND3的版圖仿真波形圖可知：當輸入信號A、B、C中含有低電平時，輸出Y為高電平；只有當A、B、C都輸入高電平時，輸出才為低電平。與NAND3的電路仿真波形圖的結(jié)果以及3輸入與非門的邏輯功能對比可知，NAND3版圖設計是正確的。4.2 反相器（INV）的版圖

18、設計與仿真根據(jù)反相器的電路圖在L-Edit中畫出版圖，如圖4-10所示。其中A為輸入端信號，Y為輸出端信號。4-4 INV版圖從INV版圖中提取出SPICE文件，用T-Spice軟件打開生成的該電路生成的SPICE文件。對SPICE文件進行設置，包括加載包含文件、設定電源電壓、設定輸入信號、分析設定以及輸出設定。設置的SPICE語句如圖4-11所示。圖4-5 INV中設置的SPICE語句利用T-Spice對設置好的INV的SPICE文件進行仿真，INV的仿真波形圖如圖4-12所示。4-6 INV版圖仿真波形圖圖4-12的仿真波形文件中從下到上依次為A、Y。當輸入信號A為高電平時，輸出信號Y為低

19、電平；當輸入信號A為低電平時，輸出信號Y為高電平。比較反相器的版圖與電路圖的仿真波形圖可知，該反相器的版圖設計的正確性。4.3 3-8譯碼器版圖及仿真根據(jù)圖設計的譯碼器電路圖和已有的版圖模塊在L-Edit中編輯3-8譯碼器的版圖，如圖4-7所示。圖4-7 3-8譯碼器的版圖在圖4-7中M為加減法控制信號，CP為時鐘脈沖信號，CLR為清零信號，Z為進位/借位端信號，Q3、Q2、Q1為輸出信號，Q3為最高位，Q1為最低位。對該版圖進行DRC檢查，其結(jié)果報告如圖4-8所示。圖4-8 yimaqi 的DRC檢查結(jié)果從yimaqi的DRC檢查結(jié)果中可以看出yimaqi版圖在設計規(guī)則方面的正確性。從yimaqi版圖提取出SPICE文件，在SPICE文件中加入設置，包括加載包含文件、設定電源電壓、設定輸入信號、分析設定以及輸出設定。加載的設置如圖4-9所示。圖4-9 yimaqi設置的SPICE語句通過T-Spice仿真，得到JISHUQI版圖仿真波形文件如下圖4-10所示。圖4-10 3-8譯碼器版圖仿真波形圖從下到上依次為Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 C，其中Y7和AB重疊了。由圖可以看出根據(jù)ABC輸入0