Quartus常見錯誤分析

1、Quartus常見錯誤分析2011-06-1510:03Foundclock-sensitivechangeduringactiveclockedgeattime<time>onregister"<name>"原因：vectorsourcefile中時鐘敏感信號(如：數(shù)據(jù)，允許端，清零，同步加載等)在時鐘的邊緣同時變化。而時鐘敏感信號是不能在時鐘邊沿變化的。其后果為導致結果不正確。措施：編輯vectorsourcefileVerilogHDLassignmentwarningat<location>:truncatedwithsize&l

2、t;number>tomatchsizeoftarget(<number>原因:在HDL設計中對目標的位數(shù)進行了設定，如:reg4:0a;而默認為32位，將位數(shù)裁定到合適的大小措施:如果結果正確，無須加以修正，如果不想看到這個警告，可以改變設定的位數(shù)Allreachableassignmentstodata_out(10)assign'0',registerremovedbyoptimization原因：經過綜合器優(yōu)化后，輸出端口已經不起作用了1. Following9pinshavenothing,GND,orVCCdrivingdatainport-cha

3、ngestothisconnectivitymaychangefittingresults原因:第9腳，空或接地或接上了電源措施：有時候定義了輸出端口，但輸出端直接賦0',便會被接地，賦'1'接電源。如果你的設計中這些端口就是這樣用的，那便可以不理會這些warning2. Foundpinsingasundefinedclocksand/ormemoryenables原因：是你作為時鐘的PIN沒有約束信息?？梢詫ο鄳腜IN做一下設定就行了。主要是指你的某些管腳在電路當中起到了時鐘管腳的作用，比如flip-flop的clk管腳，而此管腳沒有時鐘約束，因此QuartusI

4、I把“elk”作為未定義的時鐘。措施:如果clk不是時鐘，可以加“notclock”的約束；如果是，可以在eloeksetting當中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這里修改：Assignments>Timinganalysissettings.>Individualeloeks.>.TimingeharaeteristiesofdevieeEPM570T144C5arepreliminary原因：因為MAXII是比段新的元件在QuartusII中的日寺序并不是正式版的，要等ServicePackWarning:Clocklatencyanalysis

5、forPLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled措施:將setting中的timingRequirements&Option->MoreTimingSetting->setting->EnableClockLatency中的on改成OFFFoundclockhightimeviolationat14.8nsonregister”|counter|lpm_counter:count1_rtl_0|dffs11”原因：違反了steup/hold時間，應該是后仿真，看看波形設置是否和時鐘沿符合

6、steup/hold時間措施:在中間加個寄存器可能可以解決問題3. warning:circuitmaynotoperate.detected46non-operationalpathsclockedbyclockclk44withclockskewlargerthandatadelay原因：時鐘抖動大于數(shù)據(jù)延時，當時鐘很快，而if等類的層次過多就會出現(xiàn)這種問題，但這個問題多是在器件的最高頻率中才會出現(xiàn)措施：setting->timingRequirements&Options->Defaultrequiredfmax改小一些，如改到50MHZDesigncontains&

7、lt;number>inputpin(s)thatdonotdrivelogic原因：輸入引腳沒有驅動邏輯（驅動其他引腳），所有的輸入引腳需要有輸入邏輯措施：如果這種情況是故意的，無須理會，如果非故意，輸入邏輯驅動Warning:Foundclockhightimeviolationat8.9nsonnode'TEST3.CLK'原因：FF中輸入的PLS的保持時間過短措施：在FF中設置較高的時鐘頻率Warning:Found10node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks-node(s)analy

8、zedasbuffer(s)resultinginclockskew原因：如果你用的CPLD只有一組全局時鐘時，用全局時鐘分頻產生的另一個時鐘在布線中當作信號處理，不能保證低的時鐘歪斜(SKEW)。會造成在這個時鐘上工作的時序電路不可靠，甚至每次布線產生的問題都不一樣。措施：如果用有兩組以上全局時鐘的FPGA芯片，可以把第二個全局時鐘作為另一個時鐘用，可以解決這個問題。4. CriticalWarning:Timingrequirementswerenotmet.SeeReportwindowfordetails.原因：時序要求未滿足,措施：雙擊CompilationReport->Ti

9、meAnalyzer->紅色部分(如clocksetup:'clk'等)->左鍵單擊listpath,查看fmax的SLACKREPORT再根據(jù)提示解決，有可能是程序的算法問題5. Can'tachieveminimumsetupandholdrequirement<text>along<number>path(s).SeeReportwindowfordetails.原因：時序分析發(fā)現(xiàn)一定數(shù)量的路徑違背了最小的建立和保持時間，與時鐘歪斜有關，一般是由于多時鐘引起的措施：利用CompilationReport->TimeAnal

10、yzer->紅色部分(如clockhold:'clk'等)，在slack中觀察是holdtime為負值還是setuptime為負值，然后在：Assignment->AssignmentEditor->To中增加時鐘名(fromnodefinder),AssignmentName中增加多時鐘有關的Multicycle和MulticycleHold選項，如holdtime為負，可使Multicyclehold的值>multicycle,如設為2和1。16. 15:Can'tanalyze*/*.vismissing原因：試圖編譯一個不存在的文件，該文

11、件可能被改名或者刪除了措施：不管他，沒什么影響Warning:Can'tfindsignalinvectorsourceinputpin|whole|clk10m原因：因為你的波形仿真文件(vectorsourcefile)中并沒有把所有的輸信號(inputpin)加進去，對于每一個輸入都需要有激勵源的Error:Can'tnamelogicscfifo0ofinstance"inst"-hassamenameascurrentdesignfile原因：模塊的名字和project的名字重名了措施：把兩個名字之一改一下，一般改模塊的名字Warning:Usin

12、gdesign,whichisnotspecifiedasadesignthecurrentproject,butcontainsdefinitionsfor1designunitsand1entitiesinprojectInfo:Foundentity1:lpm_fifo0原因：模塊不是在本項目生成的，而是直接copy了別的項目的原理圖和源程序而生成的，而不是用QUARTUS將文件添加進本項目措施：無須理會，不影響使用Timingcharacteristicsofdevice<name>arepreliminary原因：目前版本的QuartusII只對該器件提供初步的時序特征分

13、析措施:如果堅持用目前的器件，無須理會該警告。關于進一步的時序特征分析會在后續(xù)版本的Quartus得到完善。TimingAnalysisdoesnotsupporttheanalysisoflatchesassynchronouselementsforthecurrentlyselecteddevicefamily原因：用analyze_latches_as_synchronous_elementssetting可以讓QuarutsII來分析同步鎖存，但目前的器件不支持這個特性措施：無須理會。時序分析可能將鎖存器分析成回路。但并不一定分析正確。其后果可能會導致顯示提醒用戶：改變設計來消除鎖存器

14、Warning:Foundxxoutputpinswithoutoutputpinloadcapacitanceassignment(網(wǎng)友：gucheng82提供)原因：沒有給輸出管教指定負載電容措施：該功能用于估算TCO和功耗，可以不理會，也可以在AssignmentEditor中為相應的輸出管腳指定負載電容，以消除警告Warning:Found6node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks-node(s)analyzedasbuffer(s)resultinginclockskew原因：使用了行波時鐘或門控時鐘，把

15、觸發(fā)器的輸出當時鐘用就會報行波時鐘，將組合邏輯的輸出當時鐘用就會報門控時鐘措施：不要把觸發(fā)器的輸出當時鐘，不要將組合邏輯的輸出當時鐘，如果本身如此設計，則無須理會該警告Warning(10268):VerilogHDLinformationatlcd7106.v(63):AlwaysConstructcontainsbothblockingandnon-blockingassignments原因：一個always模塊中同時有阻塞和非阻塞的賦值Warning:VHDLProcessStatementwarningatrandom.vhd(18):signalresetisinstatement,

16、butisnotinsensitivitylist-沒把singal放到process()中Warning:Foundpinsingasundefinedclocksand/ormemoryenablesInfo:AssumingnodeCLKisanundefinedclock-=-可能是說設計中產生的觸發(fā)器沒有使能端1 Error:VHDLInterfaceDeclarationerrorinclk_gen.vhd(29):interfaceobject"clk_scan"ofmodeoutcannotberead.Changeobjectmodetobufferori

17、nout.信號類型設置不對，out當作buffer來定義Error:Nodeinstance"clk_gen1"instantiatesundefinedentity"clk_gen"-引用的例化元件未定義實體entity"clk_genWarning:Found2node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks-node(s)analyzedasbuffer(s)resultinginclockskewInfo:Detectedrippleclock"clk_g

18、en:clk_gen1|clk_incr"asbufferInfo:Detectedrippleclock"clk_gen:clk_gen1|clk_scan"asbuffer2 Warning:VHDLProcessStatementwarningatledmux.vhd(15):signalorvariable"dataout"maynotbeassignedanewineverypossiblepaththroughtheProcessStatement.Signalorvariable"dataout"holdsit

19、spreviousineverypathwithnonewassignment,whichmaycreateacombinationalloopinthecurrentdesign.Warning:VHDLProcessStatementwarningatdivider_10.vhd(17):signal"cnt"isreadinsidetheProcessStatementbutisn'tintheProcessStatement'ssensivititylist-缺少敏感信號3 Warning:Noclocktransitionon"count

20、er_bcd7:counter_counter_clk|q_sig3"register4 Warning:Reducedregister"counter_bcd7:counter_counter_clk|q_sig3"withstuckclockporttostuckGNDWarning:Circuitmaynotoperate.Detected1non-operationalpath(s)clockedbyclock"class1"withclockskewlargerthandatadelay.SeeCompilationReportfor

21、details.5 Warning:Circuitmaynotoperate.Detected1non-operationalpath(s)clockedbyclock"sign"withclockskewlargerthandatadelay.SeeCompilationReportfordetails.Error:VHDLerroratcounter_clk.vhd(90):actualport"class"ofmode"in"cannotbeassociatedwithformalport"class"ofm

22、ode"out"兩者不能連接起來6 Warning:Ignorednodeinvectorsourcefile.Can'tfindcorrespondingnodename"class_sig2"indesign.-沒有編寫testbench文件，或者沒有編輯輸入變量的值testbench里是元件申明和映射Error:VHDLBindingIndicationerroratfreqdetect_top.vhd(19):port"class"indesignentitydoesnothavestd_logic_vectortyp

23、ethatisspecifiedforthesamegenericintheassociatedcomponent-在相關的元件里沒有當前文件所定義的類型7 Error:VHDLerrorattongbu.vhd(16):can'tinferregisterforsignal"gate"becausesignaldoesnotholditsoutsideclockedgeWarning:Foundclockhightimeviolationat1000.0nsonregister|fcounter|lpm_counter:temp_rtl_0|dffs4Warnin

24、g:Compilerpacked,optimizedorsynthesizedawaynode"temp19".Ignoredvectorsource.-"temp19"被優(yōu)化掉了Warning:Reducedregister"gatereg0"withstuckdata_inporttostuckGNDWarning:Designcontains2inputpin(s)thatdonotdrivelogicWarning:Nooutputdependentoninputpin"clk"Warning:Nooutp

25、utdependentoninputpin"sign"-輸出信號與輸入信號無關，8 Warning:Foundclockhightimeviolationat16625.0nsonregister”|impulcomp|gate1”9 Error:VHDLerroratimpulcomp.vhd(19):can'timplementclockenableconditionspecifiedusingbinaryoperator"or"10 Error:VHDLAssociationListerroratperiod_counter.vhd(38)

26、:actualparameterassignedtoformalparameter"alarm",butformalparameterisnotdeclared-連接表錯誤，形參"alarm"賦值給實參，形參沒定義，可能是形參與實參的位置顛倒了，規(guī)定形參在實參之前。Error:Ignoredconstructbehavieratperiod_counter.vhd(15)becauseofpreviouserrors因為前一個錯誤而導致的錯誤Error:VHDLerroratperiod_counter.vhd(38):typeofidentifier&

27、quot;alarm"doesnotagreewithitsusageasstd_logictype"alarm"的定義類型與使用的類型不一致warning:Info:Pinnum0notassignedtoanexactlocationonthedevicenum0管腳沒有在器件上非配一個準確位置解決方法：進行管腳分配。Warning:Foundpinsfunctioningasundefinedclocksand/ormemoryenablesInfo:Assumingnode"clk"isanundefinedclock原因：是你作為時鐘

28、的PIN沒有約束信息?？梢詫ο鄳腜IN做一下設定就行了。主要是指你的某些管腳在電路當中起到了時鐘管腳的作用，比如flip-flop的clk管腳，而此管腳沒有時鐘約束，因此QuartusII把"elk"作為未定義的時鐘。措施:如果clk不是時鐘，可以加“notclock”的約束；如果是，可以在clocksetting當中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這里修改：Assignments>Timinganalysissettings.>Individualclocks.>.注意在Appliestonode中只用選擇時鐘引腳一項即可，re

29、quiredfmax一般比所要求頻率高5%即可，無須太緊或太松。Error:VHDLerroratshift_reg.vhd(24):can'tsynthesizelogicforstatementwithconditionsthattestfortheedgesofmultipleclocks-同一進程中含有兩個或多個if(edge)條件，(一個進程中之能有一個時鐘沿)Error:Can'tresolvemultipleconstantdriversfornet"datain_reg22”atshift_reg.vhd(19)can'tinferregist

30、erforsignal"num0"becausesignaldoesnotholditsoutsideclockedge28Error:Can'telaboratetop-leveluserhierarchyError:Can'tresolvemultipleconstantdriversfornet"cs_in"atled_key.vhd(32)有兩個以上賦值語句,不能確定“cs_in的值，29 Warning:Ignorednodeinvectorsourcefile.Can'tfindcorrespondingnodenam

31、e"over"indesign.在源文件中找不到對應的節(jié)點“over”。Error:Can'taccessJTAGchain無法找到下載鏈Warning(10541)的意思是設計中使用了一個未賦值的信號，并且沒有復位值,這樣該信號為無效值(確定但不可知)，被其他邏輯使用也許會導致錯誤。Warning(10036)不用管它，大概是說有個信號未被使用，這樣不會對邏輯產生任何影響，當然也可以考慮刪除它。Warning(10492)是很常見的，這個關系到編碼風格問題。在process里作為被判斷信號(if或者case后面的)或者賦值語句右端信號通常應該寫在process的敏

32、感信號表里。有些eda工具不檢查這個，可能會導致仿真結果與綜合出來的電路不一致。實際上，綜合工具在綜合的時候會自動把這類信號添加到敏感信號表里，但仿真工具不會，而是完全按照代碼體現(xiàn)的語意來仿真。Reducedregister.這兩個應該是說明eda工具所作的優(yōu)化，去掉了一些多余的D觸發(fā)器。如果正是希望某些輸出被固OutputpinsarestuckatVCCorGND定置高電平或低電平或者無所謂，就不用管它，否則請檢查代碼。Designcontains1inputpin(s)thatdonotdrivelogic這個也上匕較常見，eda工具會提醒設計中沒被用到的輸入，然而這經常就是設計者的本意

33、(不關心某些輸入)。Found1node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks-node(s)analyzedasbuffer(s)resultinginclockskew這就是說明門控時鐘帶來的扭曲Foundclock-sensitivechangeduringactiveclockedgeattime<time>onregister"<name>"原因：vectorsourcefile中時鐘敏感信號(如：數(shù)據(jù)，允許端，清零，同步加載等)在時鐘的邊緣同時變化。而時鐘敏感信號是

34、不能在時鐘邊沿變化的。其后果為導致結果不正確。措施：編輯vectorsourcefileVerilogHDLassignmentwarningat<location>:truncatedvaluewithsize<number>tomatchsizeoftarget(<number>原因:在HDL設計中對目標的位數(shù)進行了設定,如:reg4:0a;而默認為32位，將位數(shù)裁定到合適的大小措施：如果結果正確，無須加以修正，如果不想看到這個警告，可以改變設定的位數(shù)Allreachableassignmentstodata_out(10)assign'0

35、9;,registerremovedbyoptimization原因:經過綜合器優(yōu)化后，輸出端口已經不起作用了Following9pinshavenothing,GND,orVCCdrivingdatainport-changestothisconnectivitymaychangefittingresults原因:第9腳，空或接地或接上了電源措施：有時候定義了輸出端口，但輸出端直接賦0',便會被接地，賦1'妾電源。如果你的設計中這些端口就是這樣用的，那便可以不理會這些warningFoundpinsfunctioningasundefinedclocksand/ormemor

36、yenables原因：是你作為時鐘的PIN沒有約束信息?？梢詫ο鄳腜IN做一下設定就行了。主要是指你的某些管腳在電路當中起到了時鐘管腳的作用，比如flip-flop的clk管腳，而此管腳沒有時鐘約束,因此QuartusII把clk”作為未定義的時鐘措施:如果clk不是時鐘，可以加“notclock”的約束；如果是，可以在clocksetting當中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這里修改:Assignments>Timinganalysissettings.>Individualclocks.TimingcharacteristicsofdeviceEPM

37、570T144C5arepreliminary原因:因為MAXII是比段新的元件在QuartusII中的日寺序業(yè)不是正式版的，要等ServicePack措施：只影響Quartus的WaveformWarning:ClocklatencyanalysisforPLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled措施:將setting中的timingRequirements&Option->MoreTimingSetting->setting->EnableClockLatency中的on改成OFFF

38、oundclockhightimeviolationat14.8nsonregister"|counter|lpm_counter:count1_rtl_0|dffs11"原因：違反了steup/hold時間，應該是后仿真，看看波形設置是否和時鐘沿符合steup/hold時間措施:在中間加個寄存器可能可以解決問題warning:circuitmaynotoperate.detected46non-operationalpathsclockedbyclockclk44withclockskewlargerthandatadelay原因：時鐘抖動大于數(shù)據(jù)延時，當時鐘很快，而if

39、等類的層次過多就會出現(xiàn)這種問題，但這個問題多是在器件的最高頻率中才會出現(xiàn)措施：setting->timingRequirements&Options->Defaultrequiredfmax改小一些，如改到50MHZDesigncontains<number>inputpin(s)thatdonotdrivelogic原因：輸入引腳沒有驅動邏輯(驅動其他引腳)，所有的輸入引腳需要有輸入邏輯措施：如果這種情況是故意的，無須理會，如果非故意，輸入邏輯驅動.Warning:Foundclockhightimeviolationat8.9nsonnode'TES

40、T3.CLK'原因：FF中輸入的PLS的保持時間過短措施：在FF中設置較高的時鐘頻率Warning:Found10node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks-node(s)analyzedasbuffer(s)resultinginclockskew原因：如果你用的CPLD只有一組全局時鐘時，用全局時鐘分頻產生的另一個時鐘在布線中當作信號處理，不能保證低的時鐘歪斜(SKEW)。會造成在這個時鐘上工作的時序電路不可靠，甚至每次布線產生的問題都不一樣。措施：如果用有兩組以上全局時鐘的FPGA芯片，可以把第二個全局

41、時鐘作為另一個時鐘用，可以解決這個問題。第5條補充如下：Foundpinsfunctioningasundefinedclocksand/ormemoryenables.可以忽略U匕警告Assignments>Timinganalysissettings.>Individualclocks.newClocksetting->注意在Appliestonode中只用選擇時鐘引腳一項即可，requiredfmax一般比所要求頻率高5%即可，無須太緊或太松。增加第13條：CriticalWarning:Timingrequirementswerenotmet.SeeReportwin

42、dowfordetails.1. 原因：時序要求未滿足，措施：雙擊CompilationReport->TimeAnalyzer-紅色部分（如clocksetup:'clk'等）->左鍵單擊listpath,查看fmax的SLACKREPORT再根據(jù)提示解決，有可能是程序的算法問題或fmax設置問題ps:大家如果有什么難解決的warning也可以發(fā)上來討論一下，如果有已經解決的疑難warning解決方法，也可以一起分享經驗.上面的情況如有錯誤之處，歡迎拍磚Can'tachieveminimumsetupandholdrequirement<text&g

43、t;along<number>path(s).SeeReportwindowfordetails.原因：時序分析發(fā)現(xiàn)一定數(shù)量的路徑違背了最小的建立和保持時間，與時鐘歪斜有關，一般是由于多時鐘引起的措施：利用CompilationReport->TimeAnalyzer->紅色部分(如clockhold:'clk'等)，在slack中觀察是holdtime為負值還是setuptime為負值，然后在：Assignment->AssignmentEditor->To中增加時鐘名(fromnodefinder),AssignmentName中增加和多

44、時鐘有關的Multicycle和MulticycleHold選項，如holdtime為負,可使Multicyclehold的值>multicycle,如設為2和1。15:Can'tanalyze*/*.vismissing原因：試圖編譯一個不存在的文件，該文件可能被改名或者刪除了措施：不管他，沒什么影響Warning:Can'tfindsignalinvectorsourceinputpin|whole|clk10m原因：因為你的波形仿真文件(vectorsourcefile)中并沒有把所有的輸入信號(inputpin)加進去，對于每一個輸入都需要有激勵源的Error:C

45、an'tnamelogicfunctionscfifoOofinstance"inst"-functionhassamenameascurrentdesignfile原因：模塊的名字和project的名字重名了措施：把兩個名字之一改一下，一般改模塊的名字1）QuartusII對代碼進行時序仿真時出現(xiàn)Error:Can'tcontinuetimingsimulationbecausedelayannotationinformationfordesignismissing.原因：如果只需要進行功能仿真，不全編譯也是可以進行下去的，但時序仿真就必須進行全編譯（即工

46、具欄上的紫色實心三角符號那項）。全仿真包括四個模塊：綜合器（Synthesis）、電路裝配器（Fitter）、組裝器（Assember）和時序分析器（TimingAnalyzer），任務窗格中會有成功標志（對號）。2）在下載運行的時候，出現(xiàn)下面的錯誤：Warning:TheJTAGcableyouareusingisnotsupportedforNiosIIsystems.YoumayexperienceintermittentJTAGcommunicationfailureswiththiscable.PleaseuseaUSBBlasterrevisionB.在運行之前已經將.sof文件下

47、載到開發(fā)板上面了，但是依然出現(xiàn)上面的問題。解決：在配置的時候，在run之后，進行配置，選擇targetconnection,在最后一項：NIOSIITerminalCommunicationDevice中，要選擇none（不要是Jtag_uart）如果采用USBBlaster,可以選擇Jtag_uart。之后再run就ok了！Error:Can'tcompileduplicatedeclarationsofentity"count3intolibrary"work"此錯誤一般是原理圖文件的名字和圖中一個器件的名字重復所致，所以更改原理圖文件的名字保存即可。

48、Foundclock-sensitivechangeduringactiveclockedgeattime<time>onregister"<name>"原因:vectorsourcefile中時鐘敏感信號(如:數(shù)據(jù)，允許端，清零，同步加載等)在時鐘的邊緣同時變化.而時鐘敏感信號是不能在時鐘邊沿變化的.其后果為導致結果不正確.措施:編輯vectorsourcefileVerilogHDLassignmentwarningat<location>:truncatedwithsize<number>tomatchsizeoftar

49、get(<number>原因:在HDL設計中對目標的位數(shù)進行了設定，如:reg4:0a;而默認為32位，將位數(shù)裁定到合適的大小措施:如果結果正確，無須加以修正，如果不想看到這個警告，可以改變設定的位數(shù)Allreachableassignmentstodata_out(10)assign'0',registerremovedbyoptimization原因：經過綜合器優(yōu)化后，輸出端口已經不起作用了Following9pinshavenothing，GND，orVCCdrivingdatainport-changestothisconnectivitymaychange

50、fittingresults原因:有9個腳為空或接地或接上了電源措施:有時候定義了輸出端口，但輸出端直接賦0',便會被接地，賦1'接電源.如果你的設計中這些端口就是這樣用的，那便可以不理會這些warningFoundpinsfunctioningasundefinedclocksand/ormemoryenables原因：是你作為時鐘的PIN沒有約束信息.可以對相應的PIN做一下設定就行了.主要是指你的某些管腳在電路當中起到了時鐘管腳的作用，比如flip-flop的clk管腳，而此管腳沒有時鐘約束，因此Quartusll把“clk”作為未定義的時鐘.措施:如果clk不是時鐘，可

51、以加“notclock"的約束；如果是，可以在clocksetting當中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這里修改:Assignments>Timinganalysissettings.>lndividualclocks.>.TimingcharacteristicsofdeviceEPM570T144C5arepreliminary原因:因為MAXII是比段新的元件在Quartusll中的日寺序并不是正式版的，要等ServicePack措施：只影響Quartus的WaveformWarning:Clocklatencyanalysisfor

52、PLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled措施:將setting中的timingRequirements&Option->More中的on改成TimingSetting->setting->EnableClockLatencyOFFFoundclockhightimeviolationat14.8nsonregister”|counter|lpm_counter:count1_rtl_0|dffs11”原因:違反了steup/hold時間，應該是后仿真，看看波形設置是否和時鐘沿符合ste

53、up/hold時間措施:在中間加個寄存器可能可以解決問題warning:circuitmaynotoperate.detected46non-operationalpathsclockedbyclockclk44withclockskewlargerthandatadelay原因：時鐘抖動大于數(shù)據(jù)延時，當時鐘很快，而if等類的層次過多就會出現(xiàn)這種問題，但這個問題多是在器件的最高頻率中才會出現(xiàn)措施：setting->timingRequirements&Options->Defaultrequiredfmax改小一些，如改到50MHZDesigncontains<num

54、ber>inputpin(s)thatdonotdrivelogic原因：輸入引腳沒有驅動邏輯(驅動其他引腳)，所有的輸入引腳需要有輸入邏輯措施：如果這種情況是故意的，無須理會，如果非故意，輸入邏輯驅動.Warning:Foundclockhightimeviolationat8.9nsonnode'TEST3.CLK'原因:FF中輸入的PLS的保持時間過短措施:在FF中設置較高的時鐘頻率Warning:Found10node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks-node(s)analyzedas

55、buffer(s)resultinginclockskew原因：如果你用的CPLD只有一組全局時鐘時，用全局時鐘分頻產生的另一個時鐘在布線中當作信號處理不能保證低的時鐘歪斜(SKEW).會造成在這個時鐘上工作的時序電路不可靠，甚至每次布線產生的問題都不一樣.措施:如果用有兩組以上全局時鐘的FPGA芯片，可以把第二個全局時鐘作為另一個時鐘用，可以解決這個問題.1. CriticalWarning:Timingrequirementswerenotmet.SeeReportwindowfordetails.原因：時序要求未滿足，措施:雙擊CompilationReport->TimeAnal

56、yzer->紅色部分(如clocksetup:'clk'等)->左鍵單擊listpath,查看fmax的SLACKREPORT再根據(jù)提示解決，有可能是程序的算法I可題Can'tachieveminimumsetupandholdrequirement<text>along，與時<number>path(s).SeeReportwindowfordetails.原因：時序分析發(fā)現(xiàn)一定數(shù)量的路徑違背了最小的建立和保持時間鐘歪斜有關，一般是由于多時鐘引起的措施：利用CompilationReport->TimeAnalyzer->

57、;紅色部分(如clockhold:'clk'等),在slack中觀察是holdtime為負值還是setuptime為負值,然后在：Assignment->AssignmentEditor->To中增加時鐘名(fromnodefinder),AssignmentName中增加和多時鐘有關的Multicycle和MulticycleHold選項,如holdtime為負，可使Multicyclehold的值>multicycle,如設為2和1.15:Can'tanalyze*/*.vismissing原因：試圖編譯一個不存在的文件，該文件可能被改名或者刪除了

58、措施:不管他，沒什么影響Warning:Can'tfindsignalinvectorsourceinputpin|whole|clk10m原因:因為你的波形仿真文件(vectorsourcefile)中并沒有把所有的輸入信號(inputpin)加進去，對于每一個輸入都需要有激勵源的Error:Can'tnamelogicscfifoOofinstance"inst"-hassamenameascurrentdesignfile原因：模塊的名字和project的名字重名了措施:把兩個名字之一改一下，一般改模塊的名字Warning:Usingdesign,whichisnotspecifiedasadesignthecurrentproject,butcontainsdefinitionsfor1designunitsand1entitiesinprojectInfo:F