FPGA筆試題匯總

1、=1章FPGAS礎(chǔ)知識=FPGA設(shè)計(jì)工程師努力的方向SOPC高速串行I/O,低功耗，可靠性，可測試性和設(shè)計(jì)驗(yàn)證流程的優(yōu)化等方面。隨著芯片工藝的提高，芯片容量、集成度都在增加，F(xiàn)PGA設(shè)計(jì)也朝著高速、高度集成、低功耗、高可靠性、高可測、可驗(yàn)證性發(fā)展。芯片可測、可驗(yàn)證，正在成為復(fù)雜設(shè)計(jì)所必備的條件，盡量在上板之前查出bug,將發(fā)現(xiàn)bug的時間提前，這也是一些公司花大力氣設(shè)計(jì)仿真平臺的原因。另外隨著單板功能的提高、成本的壓力，低功耗也逐漸進(jìn)入FPGA設(shè)計(jì)者的考慮范圍，完成相同的功能下，考慮如何能夠使芯片的功耗最低。高速串行IO的應(yīng)用，也豐富了FPGA的應(yīng)用范圍，象xilinx的v2pro中的高速鏈路

2、也逐漸被應(yīng)用。總之，學(xué)無止境，當(dāng)掌握一定概念、方法之后，就要開始考慮FPGA其它方面的問題了。簡述FPGA?可編程邏輯器件設(shè)計(jì)流程系統(tǒng)設(shè)計(jì)電路構(gòu)思，設(shè)計(jì)說明與設(shè)計(jì)劃分，電路設(shè)計(jì)與輸入（HDL代碼、原理圖），功能仿真與測試，邏輯綜合，門級綜合，邏輯驗(yàn)證與測試（綜合后仿真），布局布線，時序仿真，板級驗(yàn)證與仿真，加載配置，在線調(diào)試。常用開發(fā)工具（AlteraFPGAHDL語言輸入：TextEditor（HDL語言輸入），還可以使用UltraEdit原理圖輸入：SchematicEditorIPCor驪入：MegaWinzad綜合工具：Synplify/SynplifyPro,QaustusII內(nèi)嵌綜

3、合工具仿真工具：ModelSim實(shí)現(xiàn)與優(yōu)化工具：QuartusII集成的實(shí)現(xiàn)工具有AssignmentEditor（約束編輯器）、LogicLock邏輯鎖定工具）、PowerFitFitter（布局布線器）、TimingAnalyzer（時序分析器，STA分析工具）、FloorplanEditor（布局規(guī)劃器）、ChipEditor（底層編輯器）、DesignSpaceExplorer（設(shè)計(jì)空間管理器）、DesignAssistant（檢查設(shè)計(jì)可靠隹）等。后端輔助工具：Assembler（編程文件生成工具），Programmer（下載編程工具），PowerGauge（功耗仿真器）調(diào)試工具：Si

4、gnalTapII（在線邏輯分析儀），SignalProbe（信號探針）。系統(tǒng)級設(shè)計(jì)環(huán)境：SOPCBuilderDSPBuilderSoftwareBuilder。1. Quartus文件管理編譯必需的文件：設(shè)計(jì)文件（.gdf、.bdf、EDIF入文件、.tdf、verilog設(shè)計(jì)文件、.vqm、.vt、VHDL設(shè)計(jì)文件、.vht）、存儲器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。編譯過程中生成的中間文件（.eqn文件和db目錄下的所有文件.tdf,.hdb,.xml等）3.編譯結(jié)束后生成的報(bào)告文件（.rpt、.qsmg等）4.根據(jù)個人使

5、用習(xí)慣生成的界面配置文件（.qws等）5.編程文件（.sof、.pof、.ttf等）IC設(shè)計(jì)流程寫出一份設(shè)計(jì)規(guī)范，設(shè)計(jì)規(guī)范評估，選擇芯片和工具，設(shè)計(jì)，（仿真，設(shè)計(jì)評估，綜合，布局和布線，仿真和整體檢驗(yàn)）檢驗(yàn)，最終評估，系統(tǒng)集成與測試，產(chǎn)品運(yùn)輸。設(shè)計(jì)規(guī)則：使用白上而下的設(shè)計(jì)方法（行為級，寄存器傳輸級，門電路級），按器件的結(jié)構(gòu)來工作，做到同步設(shè)計(jì)，防止亞穩(wěn)態(tài)的出現(xiàn)，避免懸浮的節(jié)點(diǎn)，避免總線的爭搶（多個輸出端同時驅(qū)動同一個信號）。設(shè)計(jì)測試（DFTD強(qiáng)調(diào)可測試性應(yīng)該是設(shè)計(jì)目標(biāo)的核心，目的是排除一個芯片的設(shè)計(jì)缺陷，捕獲芯片在物理上的缺陷問題。ASIC設(shè)計(jì)要求提供測試結(jié)構(gòu)和測試系向量。FPGA等默認(rèn)生產(chǎn)廠

6、商已經(jīng)進(jìn)行了適當(dāng)?shù)臏y試。測試的10/10原則：測試電路的規(guī)模不要超過整個FPGA勺10%,花費(fèi)在設(shè)計(jì)和仿真測試邏輯上的時間不應(yīng)超過設(shè)計(jì)整個邏輯電路的10%。FPGAS本結(jié)構(gòu)可編程輸入/輸出單元，基本可編程邏輯單元，嵌入式塊RAM,豐富的布線資源，底層嵌入式功能單元，內(nèi)嵌專用硬核。常用的電氣標(biāo)準(zhǔn)有l(wèi)vttl,lccmos,sstl,hstl,lvds,lvpeCl,pciFPGA懸浮的總線會增加系統(tǒng)內(nèi)的噪聲，增加功率的損耗，并且具有潛在的產(chǎn)生不穩(wěn)定性的問題，解決方案是加上拉電阻。對于SRAM型器件，路徑是通過編程多路選擇器實(shí)現(xiàn)；對于反熔絲型器件，路徑通過傳導(dǎo)線（高阻抗，有RC延時）來實(shí)現(xiàn)的。這兩

7、種結(jié)構(gòu)都顯著加大了路徑延時。FPGA®型時要考慮哪些方面需要的邏輯資源、應(yīng)用的速度要求，功耗，可靠性，價(jià)格，開發(fā)環(huán)境和開發(fā)人員的熟悉程度。同步設(shè)計(jì)的規(guī)則單個時鐘域:1、所有的數(shù)據(jù)都要通過組合邏輯和延時單元，典型的延時單元是觸發(fā)器，這些觸發(fā)器被一個時鐘信號所同步；2、延時總是由延時單元來控制，而不是由組合邏輯來控制；3、組合邏輯所產(chǎn)生的信號不能在沒有通過一個同步延時單元的情況下反饋回到同一個組合邏輯；4、時鐘信號不能被門控，必須直接到達(dá)延時單元的時鐘輸入端，而不是經(jīng)過任何組合邏輯；5、數(shù)據(jù)信號必須只通向組合邏輯或延時單元的數(shù)據(jù)輸入端。多個時鐘域：把通過兩個不同時鐘作用區(qū)域之間的信號作為

8、異步信號處理你所知道的可編程邏輯器件有哪些PAL/GALCPLDFPGAPLA可編程邏輯陣列，一種用于大規(guī)模的與陣列和或陣列的邏輯器件，用于實(shí)現(xiàn)布爾邏輯的不同組合。PLA可編程陣列邏輯，一種邏輯器件，由大規(guī)模的與陣列和規(guī)模小且數(shù)量固定的或門組成，可用于實(shí)現(xiàn)布爾邏輯和狀態(tài)機(jī)。PAL很短的交貨時間、可編程的、沒有NRE（非循環(huán)工程）費(fèi)用門陣列：高密度性、能實(shí)現(xiàn)許多邏輯函數(shù)、速度相對較快FPGAASIGCPL麗勺概念及區(qū)別FPGA（FieldProgrammableGateArraJ是可編程ASICASIC專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計(jì)和制造的。根據(jù)一個用戶的特定要求，能以

9、低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC(ApplicationSpecificlC)比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時在線檢驗(yàn)等優(yōu)點(diǎn)。FPGA采用同步時鐘設(shè)計(jì)，使用全局時鐘驅(qū)動，采用時鐘驅(qū)動方式在各級專用布線資源上靈活布線，ASIC有時采用異步邏輯，一般采用門控時鐘驅(qū)動，一旦設(shè)計(jì)完成，其布線是固定的。FPGA比ASIC開發(fā)周期短，成本低，設(shè)計(jì)靈活。CPLD(ComplexProgrammableLogicDevice是復(fù)雜可編程邏輯器件。CPLD開關(guān)矩陣路徑設(shè)計(jì)的一個優(yōu)點(diǎn)是信號通過芯片的延時時間

10、是確定的。設(shè)計(jì)者通過計(jì)算經(jīng)由功能模塊、I/O模塊和開關(guān)矩陣的延遲就可以任何信號的延遲時間，并且信號沿金屬線傳遞所引起的延遲是可忽略的。鎖存器(latch)和觸發(fā)器(flip-flop)區(qū)別電平敏感的存儲器件稱為鎖存器，可分為高電平鎖存器和低電平鎖存器，用于不同時鐘之間的信號同步。由交叉耦合的門構(gòu)成的雙穩(wěn)態(tài)的存儲原件稱為觸發(fā)器。分為上升沿觸發(fā)和下降沿觸發(fā)?？梢哉J(rèn)為是兩個不同電平敏感的鎖存器串連而成。前一個鎖存器決定了觸發(fā)器的建立時間，后一個鎖存器則決定了保持時間。鎖存器對脈沖電平敏感，在時鐘脈沖的電平作用下改變狀態(tài)。鎖存器是電平觸發(fā)的存儲單元，數(shù)據(jù)存儲的動作取決于輸入時鐘（或者使能）信號的電平值

11、，僅當(dāng)鎖存器處于使能狀態(tài)時，輸出才會隨著數(shù)據(jù)輸入發(fā)生變化。鎖存器不同于觸發(fā)器，它不在鎖存數(shù)據(jù)時，輸出端的信號隨輸入信號變化，就像信號通過一個緩沖器一樣；一旦鎖存信號起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號不起作用。鎖存器也稱為透明鎖存器，指的是不鎖存時輸出對于輸入是透明的。應(yīng)用場合：數(shù)據(jù)有效遲后于時鐘信號有效。這意味著時鐘信號先到，數(shù)據(jù)信號后到。在某些運(yùn)算器電路中有時采用鎖存器作為數(shù)據(jù)暫存器。缺點(diǎn)：時序分析較困難。不要鎖存器的原因：1、鎖存器容易產(chǎn)生毛刺，2、鎖存器在ASIC設(shè)計(jì)中應(yīng)該說比ff要簡單，但是在FPGA的資源中，大部分器件沒有鎖存器這個東西，所以需要用一個邏輯門和ff來組成鎖存器，這樣就

12、浪費(fèi)了資源。優(yōu)點(diǎn)：面積小。鎖存器比FF快，所以用在地址鎖存是很合適的，不過一定要保證所有的latch信號源的質(zhì)量，鎖存器在CPU設(shè)計(jì)中很常見，正是由于它的應(yīng)用使得CPU的速度比外部IO部件邏輯快許多。latch完成同一個功能所需要的門較觸發(fā)器要少，所以在asic中用的較多。寄存器用來存放數(shù)據(jù)的一些小型存儲區(qū)域，用來暫時存放參與運(yùn)算的其實(shí)寄數(shù)據(jù)和運(yùn)算結(jié)果，它被廣泛的用于各類數(shù)字系統(tǒng)和計(jì)算機(jī)中存器就是一種常用的時序邏輯電路，但這種時序邏輯電路只包含存儲電路。寄存器的存儲電路是由鎖存器或觸發(fā)器構(gòu)成的，因?yàn)橐粋€鎖存器或觸發(fā)器能存儲1位二進(jìn)制數(shù)，所以由N個鎖存器或觸發(fā)器可以構(gòu)成N位寄存器。工程中的寄存器

13、一般按計(jì)算機(jī)中字節(jié)的位數(shù)設(shè)計(jì)，所以一般有8位寄存器、16位寄存器等。對寄存器中的觸發(fā)器只要求它們具有置1、置0的功能即可，因而無論是用同步RS結(jié)構(gòu)觸發(fā)器，還是用主從結(jié)構(gòu)或邊沿觸發(fā)結(jié)構(gòu)的觸發(fā)器，都可以組成寄存器。一般由D觸發(fā)器組成，有公共輸入/輸出使能控制端和時鐘，一般把使能控制端作為寄存器電路的選擇信號，把時鐘控制端作為數(shù)據(jù)輸入控制信號。1. 寄存器的應(yīng)用可以完成數(shù)據(jù)的并串、串并轉(zhuǎn)換；可以用做顯示數(shù)據(jù)鎖存器：許多設(shè)備需要顯示計(jì)數(shù)器的記數(shù)值，以8421BC咽記數(shù)，以七段顯示器顯示，如果記數(shù)速度較高，人眼則無法辨認(rèn)迅速變化的顯示字符。在計(jì)數(shù)器和譯碼器之間加入一個鎖存器，控制數(shù)據(jù)的顯示時間是常用的方

14、法。2. 用作緩沖器；組成計(jì)數(shù)器：移位寄存器可以組成移位型計(jì)數(shù)器，如環(huán)形或扭環(huán)形計(jì)數(shù)器。JTAG言號TCK測試時鐘輸入，用于移位控制，上升沿將測試指令、測試數(shù)據(jù)和控制輸入信號移入芯片；下降沿時將數(shù)據(jù)從芯片移出。TMS:測試模式選擇，串行輸入端，用于控制芯片內(nèi)部的JTAG狀態(tài)機(jī)。TDI:測試數(shù)據(jù)輸入，串行輸入端，用于指令和編程數(shù)據(jù)的輸入，在時鐘上升沿，數(shù)據(jù)被捕獲。TDO:測試數(shù)據(jù)輸出，串行輸出端，時鐘下降沿，數(shù)據(jù)被驅(qū)動輸出。TRST測試復(fù)位輸入（僅用于擴(kuò)展JTAG,異步、低電平有效，用于JTAGW始化時。FPGAK片內(nèi)有哪兩種存儲器資源FPGA芯片內(nèi)有兩種存儲器資源：一種叫blockram,另一

15、種是由LUT配置成的內(nèi)部存儲器（也就是分布式ram,distributeram）。Blockram由一定數(shù)量固定大小的存儲塊構(gòu)成的，使用BLOCKRAM源不占用額外的邏輯資源，并且速度快。但是使用的時候消耗的BLOCKRA質(zhì)源是其塊大小的整數(shù)倍。FPGA中可以綜合實(shí)現(xiàn)為RAM/ROM/CAM的三種資源及其注意事項(xiàng)三種資源：blockram、觸發(fā)器（FD、查找表（LUT）;注意事項(xiàng)：1、在生成RAM等存儲單元時，應(yīng)該首選blockram資源；原因有二：使用blockram等資源，可以節(jié)約更多的FF和4-LUT等底層可編程單元，最大程度發(fā)揮器件效能，節(jié)約成本；blockram是一種可以配置的硬件結(jié)

16、構(gòu)，其可靠性和速度與用LUT和register構(gòu)建的存儲器更有優(yōu)勢。2、弄清FPGA的硬件結(jié)構(gòu)，合理使用blockram資源;3、分析blockram容量，高效使用blockram資源和分布式ram資源(distributeram)。FPGA設(shè)計(jì)中對時鐘的使用(例如分頻等)FPGA芯片有固定的時鐘路由，這些路由能有減少時鐘抖動和偏差。需要對時鐘進(jìn)行相位移動或變頻的時候，一般不允許對時鐘進(jìn)行邏輯操作，這樣不僅會增加時鐘的偏差和抖動，還會使時鐘帶上毛刺。一般的處理方法是采用FPGA片白帶的時鐘管理器如PLLDL或DCM,或者把邏輯轉(zhuǎn)換到觸發(fā)器的D輸入。Xilinx中與全局時鐘資源和DLL相關(guān)的硬件

17、原語常用的與全局時鐘資源相關(guān)的Xilinx器件原語包括：BUFG，舊UFGDS,BUFG,BUfFGPFGCE,BUFGMUX,BUFGDLL,DCMlHDL語言的層次概念HDL語言是分層次的、類型的，最常用的層次概念有系統(tǒng)與標(biāo)準(zhǔn)級、功能模塊級，行為級，寄存器傳輸級和門級。查找表的原理與結(jié)構(gòu)查找表(look-up-table)簡稱為LUT,本質(zhì)上是一個RAM。目前FPGA中多使用4輸入的LUT,所以每一個LUT可以看成一個有4位地址線的16x1的RAM。當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會白動計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM,每輸入

18、一個信號進(jìn)行邏輯運(yùn)算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出。IC設(shè)計(jì)前端到后端的流程和EDA工具設(shè)計(jì)前端也稱邏輯設(shè)計(jì)，后端設(shè)計(jì)也稱物理設(shè)計(jì)，兩者并沒有嚴(yán)格的界限，一般涉及到與工藝有關(guān)的設(shè)計(jì)就是后端設(shè)計(jì)。1:規(guī)格制定：客戶向芯片設(shè)計(jì)公司提出設(shè)計(jì)要求。2：詳細(xì)設(shè)計(jì)：芯片設(shè)計(jì)公司（Fables©根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計(jì)解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。目前架構(gòu)的驗(yàn)證一般基于system仿真可以使用systemC的仿真工具，CoCentric和VisualElite等。3:HDL編碼：設(shè)計(jì)輸入工具：ultra,visualVHDL等4:仿真驗(yàn)證：modelsim

19、5:邏輯綜合:synplify6:靜態(tài)時序分析：synopsys的PrimeTime7：形式驗(yàn)證：Synopsys的Formality.什么是“線與”邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求線與邏輯是兩個輸出信號相連可以實(shí)現(xiàn)與的功能。在硬件上，要用OC門（集電極開路與非門）來實(shí)現(xiàn)，由于不用OC門可能使灌電流過大，而燒壞邏輯門，因此在輸出端口應(yīng)加一個上拉電阻。IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別同步復(fù)位在時鐘沿采復(fù)位信號，完成復(fù)位動作。異步復(fù)位不管時鐘，只要復(fù)位信號滿足條件，就完成復(fù)位動作。異步復(fù)位對復(fù)位信號要求比較高，不能有毛刺，如果其與時鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。MOORE與MEELE

20、Y犬態(tài)機(jī)的特征Moore狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān)，且只在時鐘邊沿到來時才會有狀態(tài)變化。Mealy狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān)，而且與當(dāng)前輸入值有關(guān)。Latch和Register區(qū)別行為描述中Latch如何產(chǎn)生本質(zhì)的區(qū)別在于：latch是電平觸發(fā)，register是邊沿觸發(fā)。register在同一時鐘邊沿觸發(fā)下動作，符合同步電路的設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會導(dǎo)致時序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會大量浪費(fèi)芯片資源。時序設(shè)計(jì)中盡量使用register觸發(fā)。行為描述中，如果對應(yīng)所有可能輸入條件，有的輸入沒有對應(yīng)明確的輸出，系統(tǒng)會綜合出latch。比如：出fsm(有限

21、狀態(tài)機(jī))2.用verilog編程，語法要符合fpga設(shè)計(jì)的要求3.設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過程(1) 點(diǎn)路變量分析：投入5分硬幣為一個變量，定義為A,為輸入；投入10分硬幣為一個變量，定義為B,為輸入；售貨機(jī)給出飲料為一變量，定義為Y,為輸出；售貨機(jī)找零為一變量，定義為乙為輸出。(2) 狀態(tài)確定：電路共有兩個狀態(tài)：狀態(tài)S0,表示未投入任何硬幣；狀態(tài)S1,表示投入了5分硬幣。(3) 設(shè)計(jì)過程：設(shè)當(dāng)前為S0狀態(tài)，當(dāng)接收到5分硬幣時，轉(zhuǎn)換到S1狀態(tài)，等待繼續(xù)投入硬幣；當(dāng)接收到10分硬幣時，保持S0狀態(tài)，彈出飲料，不找零。當(dāng)前狀態(tài)為S1時，表示已經(jīng)有5分硬幣，若再接收5分硬幣，轉(zhuǎn)換到S0狀態(tài)，

22、彈出飲料，不找零；若接收到10分硬幣，轉(zhuǎn)換到S0狀態(tài)，彈出飲料，找零。所用設(shè)計(jì)工具:QuartusII,modelsim第4章名詞解釋sram,falshmemory及dram的區(qū)另Usram：靜態(tài)隨機(jī)存儲器，存取速度快，但容量小，掉電后數(shù)據(jù)會丟失，不像DRAM需要不停的REFRESH制造成本較高，通常用來作為快取（CACHED憶體使用flash：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會丟失dram：動態(tài)隨機(jī)存儲器，必須不斷的重新的加強(qiáng)（REFRESHEg差量，否則電位差將降低至無法有足夠的能量表現(xiàn)每一個記憶單位處于何種狀態(tài)。價(jià)格比sram便宜，但訪問速度較慢，耗電量較大，常用作計(jì)算機(jī)的內(nèi)存使

23、用。SSRAMSynchronousStaticRandomAccessMemory同步靜態(tài)隨機(jī)訪問存儲器。它的一種類型的SRAMSSRAM勺所有訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均于時鐘信號相關(guān)。這一點(diǎn)與異步SRAM不同，異步SRAM的訪問獨(dú)立于時鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAMSynchronousDRAM同步動態(tài)隨機(jī)存儲器。FPGA設(shè)計(jì)中既可以用于靜態(tài)驗(yàn)證又可以用于動態(tài)仿真的是（斷言，類似于C語言里的assert,靜態(tài)驗(yàn)證類似于程序在編譯階段就能發(fā)現(xiàn)錯誤，動態(tài)仿真是仿真階段發(fā)現(xiàn)錯誤）的碼片速率是：PROM分類：可擦除可編程的只讀存儲器（EPROM：施加高壓電信號編程，置于紫外線中可擦除其內(nèi)容。電可擦除可編程只讀存儲器（E2PRO研：高壓編程和擦除。Flash存儲器：電信號對其編程和擦除。PROM分類：名詞IRQ,BIOS,USB,VHDL,SDR給你一堆名詞，舉例他們的作用。有PCIECCDDRinterrupt>pipeline中斷的類型，作用。IRQ,BIOS,USB,VHDL,VLSIVC£輪振蕩器）RAM（動態(tài)隨機(jī)存儲器），F(xiàn)IRIIRDFT<散傅立葉變換）或者是中文的，比如：a.