版圖設(shè)計基礎(chǔ)new

1、 第四章第四章 版圖設(shè)計基礎(chǔ)版圖設(shè)計基礎(chǔ) 版圖(Layout)是集成電路設(shè)計者將設(shè)計并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，它包含了集成電路尺寸大小、各層拓?fù)涠x等有關(guān)器件的所有物理信息。集成電路制造廠家根據(jù)這些信息來制造掩膜。版圖設(shè)計的概念版圖設(shè)計的概念 版圖是包含集成電路的器件類型、器件尺寸、器件之間的相對位置及各個器件之間的連接關(guān)系等相關(guān)物理信息的圖形，這些圖形由位于不同繪圖層上的基本幾何圖形構(gòu)成。版圖設(shè)計（物理層設(shè)計） 版圖設(shè)計的重要性：版圖設(shè)計的重要性： 集成電路設(shè)計的最終目標(biāo)集成電路設(shè)計的最終目標(biāo) 電路功能和性能的物理實現(xiàn)；電路功能和性能的物理實現(xiàn)； 布局、布線方案決定著芯片正常

2、工作、面積、速度；布局、布線方案決定著芯片正常工作、面積、速度； 經(jīng)驗很重要。經(jīng)驗很重要。版圖設(shè)計的目標(biāo)：實現(xiàn)電路正確物理連接，將設(shè)計好的版圖設(shè)計的目標(biāo)：實現(xiàn)電路正確物理連接，將設(shè)計好的電路映射到硅片上進行生產(chǎn)。芯片面積最小，性能優(yōu)化電路映射到硅片上進行生產(chǎn)。芯片面積最小，性能優(yōu)化（連線總延遲最?。ㄟB線總延遲最?。┌鎴D設(shè)計包括：版圖設(shè)計包括： 基本元器件版圖設(shè)計；基本元器件版圖設(shè)計； 布局和布線；布局和布線； 版圖檢驗與分析。版圖檢驗與分析。版圖設(shè)計過程版圖設(shè)計過程 版圖設(shè)計主要包括模塊設(shè)計、芯片規(guī)劃、布局、版圖設(shè)計主要包括模塊設(shè)計、芯片規(guī)劃、布局、布線等，是一個組合規(guī)劃和巧拼圖形的工作。布

3、線等，是一個組合規(guī)劃和巧拼圖形的工作。在一個規(guī)則形伏（一般為長方形）平面區(qū)域內(nèi)在一個規(guī)則形伏（一般為長方形）平面區(qū)域內(nèi)不重疊地布局多個模塊（亦稱部件），在各模不重疊地布局多個模塊（亦稱部件），在各模塊之間按電路連接信息的要求逐行布線。版圖塊之間按電路連接信息的要求逐行布線。版圖設(shè)計是從邏輯信息向幾何信息的轉(zhuǎn)換。設(shè)計是從邏輯信息向幾何信息的轉(zhuǎn)換。版圖設(shè)計過程版圖設(shè)計過程（一）模塊設(shè)計（一）模塊設(shè)計 芯片設(shè)計中最小的單位是元件，設(shè)計過程從元件，門，芯片設(shè)計中最小的單位是元件，設(shè)計過程從元件，門，基本單元，宏單元，芯片，從小到大進行?；締卧締卧陠卧?，芯片，從小到大進行?；締卧秃陠卧梢?/p>

4、為模塊。模塊設(shè)計是最基本的環(huán)節(jié)。和宏單元可視為模塊。模塊設(shè)計是最基本的環(huán)節(jié)。（二）芯片規(guī)劃（二）芯片規(guī)劃 根據(jù)已知的模塊數(shù)量和線網(wǎng)連接表來估算芯片面積，根據(jù)已知的模塊數(shù)量和線網(wǎng)連接表來估算芯片面積，其中模塊大約占用一半，另一半用來作為布線通道。其中模塊大約占用一半，另一半用來作為布線通道。三）布局三）布局 布局是指如何把各個模塊合理地排布在芯片上，怎樣布局是指如何把各個模塊合理地排布在芯片上，怎樣確定每個模塊的最佳位置，以使占用芯片面積為最小確定每個模塊的最佳位置，以使占用芯片面積為最小且布線結(jié)果又最好。且布線結(jié)果又最好。版圖設(shè)計過程版圖設(shè)計過程（四）布線（四）布線 模塊位置確定之后，把各個模

5、塊的相應(yīng)端口按一模塊位置確定之后，把各個模塊的相應(yīng)端口按一定的規(guī)則和電路的要求，用互連線連接起來。布定的規(guī)則和電路的要求，用互連線連接起來。布線應(yīng)達到下列要求：線應(yīng)達到下列要求： 布線的總長度最短；布線的總長度最短； 分布均勻；分布均勻； 布通率盡可能達到布通率盡可能達到100。 布線的優(yōu)劣決定電路的工作速度和芯片面積大小。布線的優(yōu)劣決定電路的工作速度和芯片面積大小。決定決定VLSI芯片工作速度的主要因素，實際上往往芯片工作速度的主要因素，實際上往往不是不是MOS或雙極晶體管本身，而是互連線造成或雙極晶體管本身，而是互連線造成的延遲。過長的互連線使電路性能降低。當(dāng)自動的延遲。過長的互連線使電路

6、性能降低。當(dāng)自動布線難以達到布線難以達到100的布通率時，可用人機交互的布通率時，可用人機交互方式進行人工干涉。方式進行人工干涉。繪圖層繪圖層 版圖設(shè)計師所需繪制版圖的分層數(shù)目已經(jīng)減小到制版工藝所要求的最小數(shù)目，這個最小數(shù)目的層稱為繪圖層。 繪圖層數(shù)目的最小化，降低了CAD軟件的計算需求，減小了人為錯誤并簡化了分層管理，生成光學(xué)掩膜的掩膜層或者分層的形狀有時會和繪圖層不同 掩膜層的層數(shù)可能比繪圖層多很多。附加的掩膜層是從繪圖層中自動生成的。 為了適應(yīng)制造工藝的變化，掩膜層的尺寸可能會根據(jù)繪圖層做一定的調(diào)整。這個調(diào)整會由制版工藝自動生成。所提到的“層”，都是指繪圖層繪圖層繪圖層 N阱層（N We

7、ll） 有源區(qū)層（Active） 多晶硅柵層（Poly） P選擇層（P Select） N選擇層（N Select） 接觸孔層（Contact） 通孔層（Via） 金屬層（Metal） 文字標(biāo)注層（Text） 焊盤層（Pad）N阱層（阱層（N well）“N阱”用來確定N型襯底的區(qū)域。有源區(qū)層（有源區(qū)層（Active） 有源區(qū)是晶體管的源區(qū)和漏區(qū)建立的基礎(chǔ)源區(qū)和漏區(qū)是通過多晶硅柵兩旁的有源區(qū)來確定，有源區(qū)旁的場氧化區(qū)起隔離作用。N選擇層和選擇層和P選擇層（選擇層（N select 、P select） MOS晶體管有源區(qū)是通過將N型雜質(zhì)離子或P型雜質(zhì)離子注入到N選擇層或P選擇層掩膜定義的襯底的

8、區(qū)域中形成，所以N選擇層或P選擇層用來定義覆蓋包含有源區(qū)的區(qū)域 N選擇層（P選擇層）和有源區(qū)共同形成了擴散區(qū)（ndiff 或diff，又稱N+或P+）多晶硅柵層多晶硅柵層 柵極通常用多晶硅來進行沉積。 多晶硅還可以用來生成電阻 互連，電阻較大，僅用于內(nèi)部單元，防止走線太長而增加電阻值金屬層金屬層 金屬層在集成電路芯片中起到互連的作用 金屬層數(shù)的多少表示了集成電路芯片的復(fù)雜程度 在版圖設(shè)計中，金屬層用線條來表示，線條拐角可以是90也可以是45，不同金屬通常用M1、M2、M3等來表示，并用不同的顏色的線條來進行區(qū)別 用來進行電源線和地線的布線。在布電源線的時候，金屬線條的寬度通常要大于設(shè)計規(guī)則中定

9、義的最小寬度，防止電流過大將金屬線條熔斷，造成斷路現(xiàn)象接觸孔層和通孔層接觸孔層和通孔層 接觸孔包括有源區(qū)接觸孔（Active Contact）和多晶硅接觸孔（poly contact） 有源區(qū)接觸孔用來連接第一層金屬和N+或P+區(qū)域，在版圖設(shè)計中有源區(qū)接觸孔的形狀通常是正方形。 應(yīng)該盡可能多地打接觸孔，這是因為接觸孔是由金屬形成，存在一定的阻值，假設(shè)每個接觸孔的阻值是R，多個接觸孔相當(dāng)于多個并聯(lián)的電阻 多晶硅接觸孔：用來連接第一層金屬和多晶硅柵，其形狀通常也是正方形通孔：用于相鄰兩金屬層的連接，其形狀也是正方形。在面積允許的情況下應(yīng)盡可能多的打通孔在版圖設(shè)計中，接觸孔只有一層，而通孔可能需要很

10、多層。連接第一層和第二層金屬的通孔表示為V1，連接第二層和第三層金屬的通孔表示為V2 文字標(biāo)注層 用于版圖中的文字標(biāo)注，目的是方便設(shè)計者對器件、信號線、電源線、地線等進行標(biāo)注，便于版圖的查看，尤其是在進行驗證的時候，便于查找錯誤的位置。在進行版圖制造的時候并不會生成相應(yīng)的掩膜層焊盤層 提供芯片內(nèi)部信號到封裝接腳的連接，其尺寸通常定義為綁定導(dǎo)線需要的最小尺寸N wellactivepolyP+ implantN+ implantomicontactmetalA PMOS ExampleNwellNwellActivePolyP+ implantN+ implantOmicontactMetalP

11、type SiSiO2光刻膠光刻膠光光MASK PwellPtype SiSiO2光刻膠光刻膠光刻膠光刻膠MASK PwellPtype SiSiO2光刻膠光刻膠光刻膠光刻膠SiO2Ptype SiSiO2SiO2N wellN wellactiveN wellActivePolyP+ implantN+ implantOmicontactMetalPtype SiSiO2N wellSiO2光刻膠光刻膠MASK activeMASK ActiveSi3N4Ptype SiSiO2N wellSiO2光刻膠光刻膠光刻膠光刻膠MASK activeMASK ActiveSi3N4Ptype Si

12、SiO2N wellSiO2光刻膠光刻膠光刻膠光刻膠Si3N4Ptype SiSiO2PwellSiO2場氧場氧場氧場氧場氧場氧N wellSi3N4Ptype SiSiO2Pwell場氧場氧場氧場氧場氧場氧N wellPtype SiSiO2PwellSiO2場氧場氧場氧場氧場氧場氧N wellpolyactiveN wellpolyN wellActivePolyP+ implantN+ implantOmicontactMetalPtype SiSiO2PwellSiO2MASK poly場氧場氧場氧場氧場氧場氧N wellpoly光刻膠光刻膠Ptype SiSiO2PwellSiO2M

13、ASK poly場氧場氧場氧場氧場氧場氧N well光刻膠光刻膠polyPtype SiSiO2PwellSiO2場氧場氧場氧場氧場氧場氧N wellpolyPtype SiSiO2PwellSiO2場氧場氧場氧場氧場氧場氧N wellpolyactiveN wellpolyP+ implantNwellActivePolyP+ implantN+ implantOmicontactMetalPtype SiSiO2PwellSiO2MASK P+場氧場氧場氧場氧場氧場氧N wellpoly光刻膠光刻膠Ptype SiSiO2PwellSiO2場氧場氧場氧場氧場氧場氧N well光刻膠光刻膠p

14、olyP+ implantS/DactiveN wellpolyN+ implantNwellActivePolyP+ implantN+ implantOmicontactMetalPtype SiSiO2PwellSiO2MASK N+場氧場氧場氧場氧場氧場氧N wellpoly光刻膠光刻膠光光S/DNwellActivePolyP+ implantN+ implantOmicontactMetalN wellactivepolyP+ implantN+ implantomicontactN wellactivepolyP+ implantN+ implantomicontactmetal

15、NwellActivePolyP+ implantN+ implantOmicontactMetalN wellPMOS晶體管的版圖晶體管的版圖activeN selectP selectPoly metal1Active contactNMOS晶體管的版圖晶體管的版圖activeN selectP selectPoly Active contactmetal1集成電路中的電阻分為:無源電阻無源電阻和有源電阻有源電阻，無源電阻通常是采用摻雜半導(dǎo)體或合金材料制作而成有源電阻則是將晶體管進行適當(dāng)?shù)倪B接和偏置，利用晶體管在不同的工作區(qū)所表現(xiàn)出來的不同電阻特性來做電阻方塊電阻：方塊電阻：R=L/S=L

16、/dW=(/d)L/WR = /dR=R L/W方塊電阻與半導(dǎo)體的摻雜水平和摻雜區(qū)的結(jié)深有關(guān)方塊電阻與半導(dǎo)體的摻雜水平和摻雜區(qū)的結(jié)深有關(guān)對于集成電路來說，方塊電阻是基本單位，量綱是對于集成電路來說，方塊電阻是基本單位，量綱是/只要知道材料的方塊電阻，就可以根據(jù)所需要的電阻值計算只要知道材料的方塊電阻，就可以根據(jù)所需要的電阻值計算出電阻的方塊數(shù)，即電阻條的長度和寬度比出電阻的方塊數(shù)，即電阻條的長度和寬度比 柵極多晶：柵極多晶：2-3 / ;金屬：金屬：20-100m /多晶：多晶：20-30 / ;擴散區(qū)：擴散區(qū)：2-200 / 硅芯片上的電子世界-電阻 電阻：具有穩(wěn)定的導(dǎo)電能力（半導(dǎo)體、導(dǎo)體）

17、；電阻：具有穩(wěn)定的導(dǎo)電能力（半導(dǎo)體、導(dǎo)體）；薄膜電阻薄膜電阻硅片硅片厚度：百納米厚度：百納米寬度：微米寬度：微米 芯片上的電阻：薄膜電阻；芯片上的電阻：薄膜電阻； MOS集成電路中的無源電阻 擴散電阻、多晶硅電阻、阱電阻（1）多晶硅電阻 最常用，結(jié)構(gòu)簡單。在場氧（非薄氧區(qū)域）。 P型襯底電阻的版圖設(shè)計電阻的版圖設(shè)計多晶硅電阻（poly）電阻值：摻雜濃度、電阻值：摻雜濃度、多晶硅的厚度、多晶硅的厚度、多晶硅的長寬比、多晶硅的長寬比、多晶硅電阻版圖設(shè)計多晶硅電阻版圖設(shè)計 比例電阻的版圖結(jié)構(gòu)需5K,10K,15K電阻，采用5K單位電阻：P型襯底（2）擴散電阻在源漏擴散時形成，有N+擴散和P擴散電阻。

18、在CMOS N阱工藝下，N+擴散電阻是做在PSUB上，P擴散是在N阱里。 P型襯底N阱N+擴散電阻P+擴散電阻P+接地PN結(jié)反型隔離N+接電源PN結(jié)反型隔離P型襯底（3）阱電阻 阱電阻就是一N阱條，兩頭進行N+擴散以進行接觸。 N阱阱電阻（N- Well）（4）MOS集成電路中的有源電阻 利用MOS管的溝道電阻。所占的芯片面積要比其他電阻小的多，但它是一個非線性的電阻（電阻大小與端電壓有關(guān)）。 在模擬集成電路中MOS管可以做有源電阻，例如，把它的柵極和漏極相連， MOS管始終處于飽和區(qū)就形成了一個非線性電阻。TGSDSVVVIDSVTPVVGSIO(b)IDSVTNVVGSIO(a)DSG+-

19、IVDVSGI+- 集成電容 * 兩端元件，電荷的容器Q=CV * 最基本的無源元件之一，是電源濾波電路，信號濾波電路，開關(guān)電容電路中必不可少的元件硅片硅片幾十微米幾十微米硅芯片上的電子世界-電容 電容：一對電極中間夾一層電介質(zhì)的三明治結(jié)構(gòu)；電容：一對電極中間夾一層電介質(zhì)的三明治結(jié)構(gòu)； 硅芯片上的薄膜電容：硅芯片上的薄膜電容：下電極：金屬或多晶硅下電極：金屬或多晶硅氧化硅電介質(zhì)氧化硅電介質(zhì)上電極：金屬或多晶硅上電極：金屬或多晶硅 集成電路中的集成電容集成電路中的集成電容 金屬金屬-金屬（多層金屬工藝，金屬（多層金屬工藝，MIM） 金屬金屬-多晶硅多晶硅 多晶硅多晶硅-多晶硅（雙層多晶硅工藝多晶

20、硅（雙層多晶硅工藝,PIP） 金屬金屬-擴散區(qū)擴散區(qū) 多晶硅多晶硅-擴散區(qū)擴散區(qū) PN結(jié)電容結(jié)電容 MOS電容電容:多晶硅柵極與溝道（源多晶硅柵極與溝道（源/漏極）漏極）平板電容平板電容l MIM結(jié)構(gòu)，使用頂層金屬與其下一層金屬；下極板與襯底的寄生電容?。幌聵O板與襯底的寄生電容??；精度好；精度好；lPIP、MIP結(jié)構(gòu)，傳統(tǒng)結(jié)構(gòu)；第n-1層金屬MIM上電級第n層金屬鈍化層l常見結(jié)構(gòu)：MIM, PIP, MIP；比例電容的版圖結(jié)構(gòu)比例電容的版圖結(jié)構(gòu)P型襯底C2=8C1平板電容平板電容多晶硅-擴散區(qū)電容* 電容作在擴散區(qū)上, 它的上極板是第一層多晶硅，下極板是擴散區(qū), 中間的介質(zhì)是氧化層。 在沉積多

21、晶硅之前，先在下電極板區(qū)域進行摻雜。 MOS電容： 結(jié)構(gòu)和MOS晶體管一樣, 是一個感應(yīng)溝道電容, 當(dāng)柵上加電壓形成溝道時電容存在. 一極是柵, 另一極是溝道, 溝道這一極由S(D)端引出電容的大小取決于面積,氧化層的厚度及介電數(shù). MOS電容： * 非線性電容，適用于電源濾波硅芯片上的電子世界-電感 電感：纏繞的線圈；電感：纏繞的線圈； 硅芯片上的薄膜電感：硅芯片上的薄膜電感：硅片硅片幾十微米幾十微米關(guān)鍵尺寸與剖面圖關(guān)鍵尺寸與剖面圖 D: 邊長/直徑 diameter W: 線條寬度 width S: 線條間隔spacing between N: 匝數(shù) number of turnsP-si

22、licon SubstrateOxideViaM1M2M2M3WSDN 在硅襯底上形成一層厚的氧化硅， 沉積第一層金屬作為電感的一端，接著沉積介電層，刻蝕通孔，沉積第二層金屬，刻蝕出電感的形狀硅芯片上的電子世界二極管 二級管：二級管：pn結(jié)結(jié) 硅芯片上的二極管：硅芯片上的二極管：P型襯底型襯底N阱阱 CMOS N阱工藝中二極管結(jié)構(gòu)有兩種，一是psub-nwell，另一個是sp-nwell P型襯底N阱P+P+N+PNpsub-nwellDiode直接做在襯底上P型端為襯底電位(vss/gnd)P型襯底N阱N+N+P+NPsp-nwellDiode做在阱里CMOS的設(shè)計的設(shè)計注：注：為形成反型層

23、溝道，為形成反型層溝道，P襯底通常接電路的最低電位襯底通常接電路的最低電位(vss/gnd)。N阱通常接最高電位（阱通常接最高電位（vdd）。）。P襯底襯底柵極柵極漏極漏極源極源極基極基極柵極柵極nmos漏極漏極源極源極基極基極pmos硅芯片上的電子世界引線 引線：良好導(dǎo)電的線；引線：良好導(dǎo)電的線； 硅芯片上的導(dǎo)線：鋁或銅薄膜；硅芯片上的導(dǎo)線：鋁或銅薄膜； 多晶硅薄膜。多晶硅薄膜。硅芯片上的電子世界引線 引線：良好導(dǎo)電的線；引線：良好導(dǎo)電的線； 硅芯片上的導(dǎo)線：鋁或銅薄膜；硅芯片上的導(dǎo)線：鋁或銅薄膜；N阱阱P襯底襯底淀積介質(zhì)層淀積介質(zhì)層開接觸孔開接觸孔淀積第一層金屬淀積第一層金屬硅芯片上的電子

24、世界引線 硅芯片上的導(dǎo)線：鋁或銅薄膜；硅芯片上的導(dǎo)線：鋁或銅薄膜；N阱阱P襯底襯底淀積介質(zhì)層淀積介質(zhì)層開過孔開過孔淀積第二層金屬淀積第二層金屬P襯底N阱Mask 1 NwellP襯底N阱Mask 1 NwellN阱阱P襯底襯底二氧化硅二氧化硅隔離隔離Mask 2 OxideN阱阱P襯底襯底二氧化硅二氧化硅隔離隔離Mask 2 OxideN阱阱P襯底襯底MOS器件的柵極器件的柵極柵極電介質(zhì)層?xùn)艠O電介質(zhì)層Mask 3 PolyGN阱阱P襯底襯底MOS器件的柵極器件的柵極柵極電介質(zhì)層?xùn)艠O電介質(zhì)層Mask 3 PolyGN阱P襯底N+Mask 4 nplusN+N+N阱P襯底N+Mask 4 nplu

25、sN+N+N阱P襯底P+N+漏極源極基極柵極Mask 5 pplusN+N阱P襯底P+N+漏極源極基極柵極Mask 5 pplusN+N阱P襯底Mask 6 contactN阱P襯底Mask 6 contactN阱P襯底Mask 7 met1N阱P襯底Mask 7 met1N阱P襯底Mask 8 via1N阱P襯底Mask 8 via1N阱阱P襯底襯底Mask 9 met2N阱阱P襯底襯底Mask 9 met2Mask 10 pad鈍化層鈍化層開焊盤孔開焊盤孔Mask 10 pad鈍化層鈍化層 串聯(lián)晶體管的版圖設(shè)計ADBCABCDADSDSDSD如果假設(shè)電流方向是D到A電子的流向是A到D。而電子的流向是源到漏。串聯(lián)時S-D-S-D-S-D方式 并聯(lián)晶體管的版圖設(shè)計 兩個晶體管只有一端連接在同一節(jié)點上ABSDDSDADB如果假設(shè)電流方向是D到A和D到B，電子的流向是A到D和B到D。而電子的流向是源到漏。兩個晶體管的源極接在一起或兩個晶體管的漏極接在一起 并聯(lián)晶體管的版圖設(shè)計 兩個晶體管的源極和漏極都是并聯(lián)連接關(guān)系SDDSDSSDDSS兩個晶體管的源極接在一起兩個晶體管的源極接在一起同時漏極接在一起同時漏極接在一起多指結(jié)構(gòu)的多指結(jié)構(gòu)的MOS晶體管版圖設(shè)計晶體管版圖設(shè)計 晶體管導(dǎo)電溝道長度=多晶管