下列是EDA技術(shù)應(yīng)用時(shí)涉及的步驟(精)

1、1,下列是 EDA 技術(shù)應(yīng)用時(shí)涉及的步驟：A. 原理圖/HDL 文本輸入;B.適配；C.時(shí)序仿真；D.編程下載；E.硬件測(cè)試;F.綜合請(qǐng)選擇合適的項(xiàng)構(gòu)成基于EDA 軟件的 FPGA / CPLD 設(shè)計(jì)流程：AT_F_TBT_C_TDT_E_2,在狀態(tài)機(jī)的具體實(shí)現(xiàn)時(shí)，往往需要針對(duì)具體的器件類(lèi)型來(lái)選擇合適的狀態(tài)機(jī)編碼。對(duì)于 A. FPGA B. CPLD 兩類(lèi)器件：一位熱碼狀態(tài)機(jī)編碼方式適合于 A器件；順序編碼狀態(tài)機(jī)編碼方式適合于 B_ 器件；3,IP 核在 EDA 技術(shù)和開(kāi)發(fā)中具有十分重要的地位；提供用 VHDL 等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP 核為D_。A.軟

2、 IPB.固 IPC.硬 IPD.全對(duì)4, 不完整的 IF 語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)AQA.時(shí)序邏輯電路B.組合邏輯電路C.雙向電路D.三態(tài)控制電路5, 狀態(tài)機(jī)編碼方式中， 其中 A占用觸發(fā)器較多，但其簡(jiǎn)單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。A. 一位熱碼編碼B.順序編碼C.狀態(tài)位直接輸出型編碼D.格雷碼編碼6 綜合是 EDA 設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_D_是錯(cuò)誤的。A. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程。B. 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與 FPGA / CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文件。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面

3、積、性能的要求，需要對(duì)綜合加以約束，稱(chēng)為綜合約束。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）Q7,VHDL 語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分, 結(jié)構(gòu)體描述_ B_Q請(qǐng)指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu):A.器件外部特性C.器件外部特性與內(nèi)部功能B.器件的內(nèi)部功能D.器件的綜合約束1. PLD的可編或者 B.乘積項(xiàng)結(jié)構(gòu):FPGA 基于ACPLD 基于 _B_填空題1. VHDL 中最常用的庫(kù)是 IEEE_標(biāo)準(zhǔn)庫(kù)，最常用的程序包是程序包。2. VHDL 程序的基本結(jié)構(gòu)由 程序

4、包、庫(kù) 、_、 構(gòu)造體 、和配置組成。3. EDA 技術(shù)的發(fā)展分為_(kāi)CAD_ 、CAE_、_ESDA 和_ 四個(gè)階段。4.EDA 的設(shè)計(jì)輸入主要包括_圖形輸入_ 、_ VHDL 文本輸 入_、_ 狀態(tài) 圖輸入_ 和_波形 輸入方 式_ 。5. 當(dāng)前最流行的并成為 IEEE 標(biāo)準(zhǔn)的硬件描述語(yǔ)言包括VHDL 和 Verilog_。6. CPLD 結(jié)構(gòu)特點(diǎn)為編程靈活、集成度高、設(shè)計(jì)開(kāi)發(fā)周期短、適用范圍寬、開(kāi)發(fā)工 具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、保密性強(qiáng)、價(jià)格大眾化；FPGA 結(jié)構(gòu)特點(diǎn)為電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一功耗低，可以與 CMOS、T

5、TL 電平兼容_。EDA 設(shè)計(jì)流程包括設(shè)計(jì)輸入_ 、_設(shè)計(jì)實(shí)現(xiàn)_、_ 和_ 四個(gè)步驟。8 . EDA 設(shè)計(jì)輸入主要包括_ 、 原理圖輸入_ 和 VHDL 文本輸入_ 。9. 時(shí)序仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件并完成布局、布線之后進(jìn)行的時(shí)序關(guān)系仿真，因此又稱(chēng)為綜合。10. VHDL 的數(shù)據(jù)對(duì)象包括 常量、變量和信號(hào)_，它們是用來(lái)存放各種類(lèi)型數(shù)據(jù)的容器。11.圖形文件設(shè)計(jì)結(jié)束后一定要通過(guò) 上真，檢查設(shè)計(jì)文件是否正確。12 .以 EDA 方式設(shè)計(jì)實(shí)現(xiàn)的電路設(shè)計(jì)文件，最終可以編程下載 到 fpga 和 CPLD 芯片中，完成硬件設(shè)計(jì)和驗(yàn)證。4.常用 EDA 工具大致可分為SoC 模塊_ 、Ip

6、m 計(jì)數(shù)器模塊_、Ipm-ram_、_ Lpm-rom_ 和_ 5 個(gè)模塊。0.圖形文件設(shè)計(jì)結(jié)束后一定要通過(guò)仿真_ ，檢查設(shè)計(jì)文件是否正確名詞解釋EDA電子設(shè)計(jì)自動(dòng)化(Electronic Design AutomationFPGAField Programmable Gate Array),即現(xiàn)場(chǎng)可編程門(mén)陣列VHDLVery-High-Speed In tegrated Circuit HardwareDescripti on Lan guage超高速集成電路硬件描述語(yǔ)言4、CPLD :Complex Programmable Logic Device復(fù)雜可編程邏輯器件請(qǐng)?jiān)O(shè)計(jì)一個(gè) 2 輸入端的與非門(mén)3 library ieee;use ieee.std _lo gic_1164.all;en tity yufei isport(a,b:in std_logic;c:out std_logic);end en tity;architecture art of yufei isbeginc=no t(a and b);end art;2,請(qǐng)?jiān)O(shè)計(jì)一個(gè) 2 輸入端的異或門(mén)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY GATE ISPORT(A,B:IN STD_LOGIC;YAND,YOR,YXOR,YNOT:OU