EDA課程畢業(yè)設(shè)計(jì)

1、華東交通大學(xué)課程設(shè)計(jì)1緒緒 論論.31.EDA1.EDA 技術(shù)簡(jiǎn)介技術(shù)簡(jiǎn)介.41.1 電子設(shè)計(jì)自動(dòng)化技術(shù)及其發(fā)展.41.2 VHDL.41.3EDA 的優(yōu)勢(shì).51.4EDA 設(shè)計(jì)開(kāi)發(fā)流程.61.4.1 設(shè)計(jì)輸入(原理圖HDL 文本編輯)：.61.4.2 綜合.61.4.3 適配.61.4.4 時(shí)序仿真與功能仿真.71.4.5 編程下載.71.4.6 硬件測(cè)試.71.5MAX+PLUSII 一般設(shè)計(jì)流程.72 2 2PSK2PSK 調(diào)制解調(diào)系統(tǒng)設(shè)計(jì)調(diào)制解調(diào)系統(tǒng)設(shè)計(jì).82.1 總體方案的流程圖.82.2 基帶信號(hào) M 序列的產(chǎn)生.92.2.1 系統(tǒng)分頻程序：.92.2.2 產(chǎn)生 m_code 隨機(jī)

2、序列，作為調(diào)制的基帶信號(hào)：.103 3 2PSK2PSK 基本原理基本原理.123.1 PSK 調(diào)制介紹.123.1.1 二進(jìn)制相位鍵控 2PSK.123.1.2 2PSK 的產(chǎn)生原理.123.1.3 調(diào)制信號(hào)的產(chǎn)生方法.133.1.CPSK 調(diào)制的建模.13.1.5 程序流程.143.1.6.程序分析.153.1.7 仿真波形.163.1.8 元件封裝入庫(kù).173.2 2PSK 的解調(diào).173.2.12PSK 的解調(diào)基本原理.17.2.2 2的解調(diào)建模.183.2.3 2PSK 解調(diào)程序?qū)崿F(xiàn).183.2.4 2PSK 解調(diào)程序流程圖.193.2.5 2PSK 解調(diào)程序分析.19黃梅：2PSK

3、 信號(hào)發(fā)生器設(shè)計(jì)23.2.6 2PSK 解調(diào)仿真波形及分析.213.2.72PSK 解調(diào) VHDL 程序仿真全圖.214 4 2FSK2FSK 調(diào)制解調(diào)基本原理調(diào)制解調(diào)基本原理.224.1 2FSK 信號(hào)調(diào)制原理.224.1.2 調(diào)制程序分析.224.2 2FSK 解調(diào)方框圖.244.2.12FSK 信號(hào)的解調(diào).244.2.2 解調(diào)程序分析.254.2.3 解調(diào)時(shí)序仿真：.265 5 結(jié)果調(diào)試及分析結(jié)果調(diào)試及分析.275.1 軟件部分的調(diào)試.275.1.1 各模塊封裝圖.275.1.2 系統(tǒng)電路圖.285.1.3 整個(gè)系統(tǒng)的仿真波形.285.1.4 軟件測(cè)試總結(jié).295.2 硬件調(diào)試.295.

4、2.1 硬件調(diào)試過(guò)程.29結(jié)束語(yǔ)結(jié)束語(yǔ).31參考文獻(xiàn)參考文獻(xiàn).31致謝致謝.32附錄：源程序附錄：源程序.33華東交通大學(xué)課程設(shè)計(jì)3緒緒 論論EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD） 、計(jì)算機(jī)輔助制造（CAM） 、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而 來(lái)的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作

5、。在數(shù)字頻帶傳輸系統(tǒng)中,數(shù)字信號(hào)對(duì)高頻載波進(jìn)行調(diào)制,變?yōu)轭l帶信號(hào),通過(guò)信道傳輸,在接受端解調(diào)后恢復(fù)成數(shù)字信號(hào).二進(jìn)制鍵控調(diào)制與解調(diào)包括二進(jìn)制振幅鍵控(2ASK),二進(jìn)制頻移鍵控(2FSK),二進(jìn)制相移鍵控(2PSK).在此次課程設(shè)計(jì)中，我們通過(guò)EDA技術(shù)，采用VHDL語(yǔ)言進(jìn)行編程實(shí)現(xiàn)各種調(diào)制方式和解調(diào)過(guò)程。隨著計(jì)算機(jī)技術(shù)和電子技術(shù)的不斷發(fā)展，給數(shù)字系統(tǒng)的設(shè)計(jì)方法帶來(lái)了全新的變革，基于EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)的設(shè)計(jì)方法正在成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的主流。電子工程技術(shù)人員利用可編程邏輯器件和EDA開(kāi)發(fā)軟件，使用硬件描述語(yǔ)言就可以設(shè)計(jì)出所需的數(shù)字系統(tǒng)，減少了開(kāi)發(fā)成本和開(kāi)發(fā)時(shí)間。EDA技術(shù)使得設(shè)計(jì)者的

6、工作僅限于利用軟件的方式，即利用硬件描述語(yǔ)言和EDA軟件來(lái)完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，這是電子設(shè)計(jì)技術(shù)的一個(gè)巨大進(jìn)步。黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)41.EDA1.EDA 技術(shù)簡(jiǎn)介技術(shù)簡(jiǎn)介 1.11.1 電子設(shè)計(jì)自動(dòng)化技術(shù)及其發(fā)展電子設(shè)計(jì)自動(dòng)化技術(shù)及其發(fā)展EDA技術(shù)為現(xiàn)代電子理論和設(shè)計(jì)的表達(dá)與實(shí)現(xiàn)提供了可能性。正因?yàn)镋DA技術(shù)豐富的內(nèi)容以及與電子技術(shù)各學(xué)科領(lǐng)域的相關(guān)性，其發(fā)展的歷程同大規(guī)模集成電路設(shè)計(jì)技術(shù)、計(jì)算機(jī)輔助工程、可編程邏輯器件，以及電子設(shè)計(jì)技術(shù)和工藝的發(fā)展是同步的。就過(guò)去近30年的電子技術(shù)的發(fā)展歷程，可大致將EDA技術(shù)的發(fā)展分為以下3個(gè)階段。20世紀(jì)70年代，在集成電路制作方面，MOS

7、工藝得到廣泛的應(yīng)用；可編程邏輯技術(shù)及其器件問(wèn)世，計(jì)算機(jī)作為一種運(yùn)算工具在科研領(lǐng)域得到廣泛應(yīng)用。20世紀(jì)80年代，集成電路設(shè)計(jì)進(jìn)入了CMOS（互補(bǔ)場(chǎng)效應(yīng)管）時(shí)代，復(fù)雜可編程邏輯器件進(jìn)入商業(yè)應(yīng)用，相應(yīng)的輔助設(shè)計(jì)軟件投入使用；在80年代末，出現(xiàn)了FPGA；CAE和CAD技術(shù)的應(yīng)用更為廣泛。各種硬件描述語(yǔ)言的出現(xiàn)、應(yīng)用和標(biāo)準(zhǔn)化方面的重大進(jìn)步，為電子設(shè)計(jì)自動(dòng)化必須解決的電路建模、標(biāo)準(zhǔn)文檔及仿真測(cè)試奠定了基礎(chǔ)。進(jìn)入20世紀(jì)90年代，隨著硬件描述語(yǔ)言的標(biāo)準(zhǔn)化進(jìn)一步確立，計(jì)算機(jī)輔助工程、輔助分析和輔助設(shè)計(jì)在電子技術(shù)領(lǐng)域獲得更加廣泛的應(yīng)用。電子技術(shù)的市場(chǎng)需求和技術(shù)需求，極大地推動(dòng)了全新的電子設(shè)計(jì)自動(dòng)化技術(shù)的應(yīng)用

8、和發(fā)展，特別是集成電路設(shè)計(jì)工藝步入了超深亞微米階段，百萬(wàn)門以上的大規(guī)模可編程邏輯器件的陸續(xù)面世，以及基于計(jì)算機(jī)技術(shù)的面向用戶的低成本大規(guī)模ASIC設(shè)計(jì)技術(shù)的應(yīng)用，促進(jìn)了EDA技術(shù)的形成。1.21.2 VHDLVHDL硬件描述語(yǔ)言HDL是EDA技術(shù)的重要組成部分，常見(jiàn)的HDL主要有VHDL、Verilog HDL、ABEL、AHDL、SystemVerilog和SystemC。VHSIC（Very High Speed Integrated Circuit）Hardware Description Language，于1983年由美國(guó)國(guó)防部（DOD）發(fā)起創(chuàng)華東交通大學(xué)課程設(shè)計(jì)5建，由IEEE（T

9、he Institute of Electrical and Electronics Engineers）進(jìn)一步發(fā)展，并在1987年作為“IEEE標(biāo)準(zhǔn)1076”發(fā)布。從此，VHDL成為硬件描述語(yǔ)言的業(yè)界標(biāo)準(zhǔn)之一。VHDL作為一個(gè)規(guī)范語(yǔ)言和建模語(yǔ)言，隨著它的標(biāo)準(zhǔn)化，出現(xiàn)了一些支持該語(yǔ)言的行為仿真器。由于創(chuàng)建VHDL的最初目標(biāo)是用于標(biāo)準(zhǔn)文檔的建立和電路功能模擬，其基本想法是在高層次上描述系統(tǒng)和元件的行為。VHDL語(yǔ)言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。VHDL具有與具體硬件電路無(wú)關(guān)和與設(shè)計(jì)平臺(tái)無(wú)關(guān)的特性，并且具有良

10、好的電路行為描述和系統(tǒng)描述的能力，并在語(yǔ)言易讀性和層次化、結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。VHDL在支持各種模式的設(shè)計(jì)方法，如自頂向下與自底向上或混合方法方面，以及在面對(duì)當(dāng)今許多電子產(chǎn)品生命周期的縮短，需要多次重新設(shè)計(jì)以融入最新技術(shù)、改變工藝等方面都表現(xiàn)出了良好的適應(yīng)性。用VHDL進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過(guò)多的時(shí)間和精力。1.3EDA1.3EDA 的優(yōu)勢(shì)的優(yōu)勢(shì)在傳統(tǒng)的數(shù)字電子系統(tǒng)或IC設(shè)計(jì)中，手工設(shè)計(jì)占了較大的比例。一般都是先按電子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對(duì)每個(gè)子模塊畫出真值表，用卡

11、諾圖進(jìn)行手工邏輯簡(jiǎn)化，寫出布爾表達(dá)式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器件，設(shè)計(jì)電路板，最后進(jìn)行實(shí)測(cè)與調(diào)試。手工設(shè)計(jì)方法的缺點(diǎn)是：復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。由于無(wú)法進(jìn)行硬件系統(tǒng)仿真，如果某一過(guò)程存在錯(cuò)誤，查找和修改十分不便。用HDL對(duì)數(shù)字系統(tǒng)進(jìn)行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)描述，從而可以在電子設(shè)計(jì)的各個(gè)階段、各個(gè)層次進(jìn)行計(jì)算機(jī)模擬驗(yàn)證，保證設(shè)計(jì)過(guò)程的正確性，可以大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。EDA技術(shù)最大的優(yōu)勢(shì)就是能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案。EDA不但在整個(gè)設(shè)計(jì)流程上充分利用計(jì)算機(jī)的自動(dòng)設(shè)計(jì)能力、在各個(gè)設(shè)計(jì)層次上利用計(jì)算機(jī)完成不同內(nèi)容的仿黃梅：2PSK 信

12、號(hào)發(fā)生器設(shè)計(jì)6真模擬，而且在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對(duì)硬件系統(tǒng)進(jìn)行完整的測(cè)試。1.4EDA1.4EDA 設(shè)計(jì)開(kāi)發(fā)流程設(shè)計(jì)開(kāi)發(fā)流程應(yīng)用FPGA/CPLD的EDA開(kāi)發(fā)流程:圖1.1EDA開(kāi)發(fā)流程圖1.4.11.4.1 設(shè)計(jì)輸入設(shè)計(jì)輸入( (原理圖原理圖HDLHDL 文本編輯文本編輯) )： 這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語(yǔ)言編輯輸入基本一致。就是將使用了某種硬件描述語(yǔ)言(HDL)的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。1.4.21.4.2 綜合綜合 整個(gè)綜合過(guò)程就是將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行

13、編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。華東交通大學(xué)課程設(shè)計(jì)71.4.31.4.3 適配適配適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。1.4.41.4.4 時(shí)序仿真與功能仿真時(shí)序仿真與功能仿真 時(shí)序仿真： 就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高。功能仿真：是直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過(guò)程，仿真過(guò)程不涉及任何具體器件的硬件特性。1.4.51.4.5 編

14、程下載編程下載 通常，將對(duì)CPLD的下載稱為編程(Program)，對(duì)FPGA中的SRAM進(jìn)行直接下載的方式稱為配置(Configure)，但對(duì)于OTP FPGA的下載和對(duì)FPGA的專用配置ROM的下載仍稱為編程。1.4.61.4.6 硬件測(cè)試硬件測(cè)試最最后是將含有載入了設(shè)計(jì)的FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。1.5MAX+plusII1.5MAX+plusII 一般設(shè)計(jì)流程一般設(shè)計(jì)流程本次課程設(shè)計(jì)采用的是MAX+plusII軟件，MAX+plusII是Alter提供的FPGA/CPLD開(kāi)發(fā)集成環(huán)境，MAX+plus

15、II界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件，MAX+plusII設(shè)計(jì)流程如圖1.2黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)8 圖1.2MAX+plusII設(shè)計(jì)流程圖 MAX+plusII編譯器支持的硬件描述語(yǔ)言有VHDL語(yǔ)言、Verilog HDL、AHDL。前兩種為IEEE標(biāo)準(zhǔn)支持的硬件描述語(yǔ)言，最后一種為Alter公司自己設(shè)計(jì)、制定的硬件描述語(yǔ)言，只有企業(yè)標(biāo)準(zhǔn)。MAX+plusII軟件常用三大編輯器為：原理圖編輯器，波形編輯器，文本編輯器。華東交通大學(xué)課程設(shè)計(jì)92 2PSK 調(diào)制解調(diào)系統(tǒng)設(shè)計(jì)2.12.1 總體方案的流程圖總體方案的流程圖 圖2.1總體方案圖a.對(duì)CLK時(shí)鐘信號(hào)進(jìn)行分頻，

16、然后隨機(jī)產(chǎn)生M序列作為調(diào)制信號(hào)的出入端；b.2PSK調(diào)制信號(hào)的程序通過(guò)對(duì)0,1用0和pi兩個(gè)相反的相位表示，最后輸出調(diào)制信號(hào)，輸出端作為解調(diào)的輸入端；c.2PSK解調(diào)程序通過(guò)在固定的時(shí)刻抽樣與輸入進(jìn)行判決然后輸出；這里我們?cè)O(shè)計(jì)了2FSK和2PSK兩種模式，因此我們通過(guò)用多路選擇器進(jìn)行選擇輸出哪種方式的各個(gè)波形；因?yàn)槌绦虿缓脤?shí)現(xiàn)我們的目的，因此我們采用原理圖的方法將各部分連接，以實(shí)現(xiàn)其功能。在程序設(shè)計(jì)中用開(kāi)關(guān)實(shí)現(xiàn)對(duì)調(diào)制方式的切換。黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)102.22.2 基帶信號(hào)基帶信號(hào) M M 序列的產(chǎn)生序列的產(chǎn)生要想通過(guò)數(shù)字按鍵控制輸入調(diào)制前的基帶信號(hào)，就必須編寫程序產(chǎn)生M序列。M序列

17、的產(chǎn)生，通過(guò)兩個(gè)按鍵實(shí)現(xiàn)。同時(shí)接受時(shí)鐘信號(hào)的控制。其控制如下所示：輸入 DIN序列的產(chǎn)生調(diào)制模塊解調(diào)模塊分頻的時(shí)鐘 圖2.2信號(hào)產(chǎn)生模塊框圖2.2.12.2.1 系統(tǒng)分頻程序：系統(tǒng)分頻程序：由于調(diào)制和解調(diào)所需的時(shí)鐘信號(hào)頻率較高，而產(chǎn)生M序列的時(shí)鐘較小，所以在M序列的輸入端要先對(duì)時(shí)鐘進(jìn)行分頻。分頻程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; -庫(kù)的聲明和包的引入ENTITY PULSE IS -定義實(shí)體-定義實(shí)體的輸入端和輸出端口PORT(CLK:IN STD_LOGIC;D:IN S

18、TD_LOGIC_VECTOR(3 DOWNTO 0); FOUT:OUT STD_LOGIC);END PULSE;ARCHITECTURE one OF PULSE IS -結(jié)構(gòu)體的定義 SIGNAL FULL :STD_LOGIC; -定義中間信號(hào)FULLBEGINP_REG:PROCESS(CLK) -進(jìn)程進(jìn)行分頻VARIABLE CNT8:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF CLKEVENT AND CLK=1THEN -時(shí)鐘上升沿時(shí)，開(kāi)始計(jì)數(shù)華東交通大學(xué)課程設(shè)計(jì)11 IF CNT8=1111THEN -當(dāng)CNT8計(jì)數(shù)計(jì)滿時(shí)，輸入數(shù)據(jù)D被同步預(yù)置

19、給計(jì)數(shù)器CNT8 CNT8:=D;FULL=1; -同時(shí)使溢出標(biāo)志信號(hào)FULL輸出為高電平ELSE CNT8:=CNT8-1; -否則繼續(xù)做減1計(jì)數(shù)FULL=0; -且輸出溢出標(biāo)志信號(hào)FULL為低電平END IF;END IF;END PROCESS P_REG; -進(jìn)程結(jié)束P_DIV:PROCESS(FULL) -進(jìn)行二分頻VARIABLE CNT2:STD_LOGIC;BEGIN IF FULL EVENT AND FULL=1THEN -當(dāng)FULL處于上升沿跳變時(shí)CNT2:=NOT CNT2; -如果溢出標(biāo)志位FULL為高電平，D觸發(fā)器輸出取反IF CNT2=1THEN FOUT=1;

20、ELSE FOUT =0; -對(duì)FULL進(jìn)行二分頻END IF;END IF;END PROCESS P_DIV;END;2.2.22.2.2 產(chǎn)生產(chǎn)生 m_codem_code 隨機(jī)序列，作為調(diào)制的基帶信號(hào)：隨機(jī)序列，作為調(diào)制的基帶信號(hào)：M序列的產(chǎn)生示意圖如下圖2.3所示，通過(guò)時(shí)鐘控制讓M序列的最低位不斷左移，各位之間邏輯運(yùn)算，最終產(chǎn)生序列。圖2.3M序列產(chǎn)生器黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)12LIBRARY IEEE;庫(kù)的引用和聲明USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_1164.ALL;引入程序中所需的包USE IEEE.STD_L

21、OGIC_UNSIGNED.ALL;ENTITY m_code IS實(shí)體定義PORT(CLK: IN STD_LOGIC;定義實(shí)體的輸入和輸出端口 M_CODE:OUT STD_LOGIC);END ENTITY;ARCHITECTURE ONE OF m_code IS結(jié)構(gòu)體定義SIGNAL M: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN M_SEQUENCE_FROM:PROCESS(CLK)BEGIN IF(CLKEVENT AND CLK=1) THEN當(dāng)時(shí)鐘處于上升沿跳變時(shí)開(kāi)始移位操作 M(0)=M(1);將M(1)賦給M(0) M(1)=M(2);將M(

22、2)賦給M(1)END IF;END PROCESS;PROCESS(CLK)BEGIN IF(CLKEVENT AND CLK=1) THEN M(2)=(M(1) XOR M(0) OR (NOT (M(0) OR M(1) OR M(2);END IF;當(dāng)時(shí)鐘上升沿跳變時(shí)將各位進(jìn)行邏輯運(yùn)算，賦給M(2)END PROCESS;M_CODE = M(0);將M(0)作為輸出碼字即M序列END ARCHITECTURE;華東交通大學(xué)課程設(shè)計(jì)133 3 2PSK 基本原理3.13.1 PSKPSK 調(diào)制介紹調(diào)制介紹在數(shù)字頻帶傳輸系統(tǒng)中,數(shù)字信號(hào)對(duì)高頻載波進(jìn)行調(diào)制,變?yōu)轭l帶信號(hào),通過(guò)信道傳輸,在

23、接受端解調(diào)后恢復(fù)成數(shù)字信號(hào).二進(jìn)制鍵控調(diào)制與解調(diào)包括二進(jìn)制振幅鍵控(2ASK),二進(jìn)制頻移鍵控(2FSK),二進(jìn)制相移鍵控(2PSK).數(shù)字相位調(diào)制（相位監(jiān)控）是用字基帶信號(hào)控制載波的相位，使載波的相位發(fā)生跳變的一種調(diào)制方式。二進(jìn)制相位鍵控用同一個(gè)載波的兩種相位來(lái)代表數(shù)字信號(hào)。數(shù)字調(diào)相（相位鍵控）常分為絕對(duì)調(diào)相，記為CPSK；相對(duì)調(diào)相，記為DPSK。對(duì)于二進(jìn)制的絕對(duì)調(diào)相記為2PSK，相對(duì)調(diào)相記為2DPSK。3.1.13.1.1 二進(jìn)制相位鍵控二進(jìn)制相位鍵控 2PSK2PSK數(shù)字相位調(diào)制（相位監(jiān)控）是用字基帶信號(hào)控制載波的相位，使載波的相位發(fā)生跳變的一種調(diào)制方式。二進(jìn)制相位鍵控用同一個(gè)載波的兩種

24、相位來(lái)代表數(shù)字信號(hào)。數(shù)字調(diào)相（相位鍵控）常分為絕對(duì)調(diào)相，記為CPSK；相對(duì)調(diào)相，記為DPSK。對(duì)于二進(jìn)制的絕對(duì)調(diào)相記為2CPSK，相對(duì)調(diào)相記為2DPSK。3.1.23.1.2 2PSK2PSK 的產(chǎn)生原理的產(chǎn)生原理 2PSK(相位調(diào)制)的一種。將距離為180度的兩個(gè)相位(如0度和180度)對(duì)應(yīng)0和1, 是相位調(diào)制中最簡(jiǎn)單的一種絕對(duì)相移是利用載波的相位（指初相）直接表示數(shù)字信號(hào)的相移方式。二進(jìn)制相移鍵控中，通常用相位0和來(lái)分別表示“0”或“1”。2PSK已調(diào)信號(hào)的時(shí)域表達(dá)式為 c02PSKc0Acos(2 f t),UtAcos(2 f t, 為1碼為0碼式中0為載波的初相位。受控載波在0、兩個(gè)

25、相位上變化。黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)14就模擬調(diào)制法而言，與產(chǎn)生2ASK信號(hào)的方法比較，只是對(duì)s(t)要求不同，因此2PSK信號(hào)可以看作是雙極性基帶信號(hào)作用下的DSB調(diào)幅信號(hào)。而就鍵控法來(lái)說(shuō)，用數(shù)字基帶信號(hào)s(t)控制開(kāi)關(guān)電路，選擇不同相位的載波輸出，這時(shí)s(t)為單極性NRZ或雙極性NRZ脈沖序列信號(hào)均可。3.1.33.1.3 調(diào)制信號(hào)的產(chǎn)生方法調(diào)制信號(hào)的產(chǎn)生方法CPSK絕對(duì)相移調(diào)制有直接調(diào)制和相位選擇法兩種方法。第一種方法:直接調(diào)相法。直接調(diào)相法是一個(gè)典型的環(huán)行調(diào)制器，相位選擇法電路如圖所示，設(shè)振蕩器產(chǎn)生的載波信號(hào)為cos(2)cAf t，它加到與門2，同時(shí)該振蕩器信號(hào)經(jīng)倒相器變?yōu)閏

26、os(2)cAf t，加到與門2，基帶信號(hào)和它的倒相信號(hào)分別作為與門和與門2的選通信號(hào)。基帶信號(hào)為碼時(shí)，與門選通，輸出為cos(2)cAf t，基帶信號(hào)為“0”碼時(shí)，輸出為cos(2)cAf t，即可得到CPS信號(hào)。圖3.1 CPSK調(diào)制信號(hào)產(chǎn)生原理圖3.1.3.1.CPSKCPSK 調(diào)制的建模調(diào)制的建模CPSK調(diào)制方框圖如圖所示，CPSK調(diào)制電路符號(hào)如圖所示。CPSK調(diào)制器模型主要由計(jì)數(shù)器和二選一開(kāi)關(guān)等組成。計(jì)數(shù)器對(duì)外部時(shí)鐘信號(hào)進(jìn)行分頻與計(jì)數(shù)，并輸出兩路相位相反的數(shù)字載波信號(hào)；二選一開(kāi)關(guān)的功能是：在基帶信號(hào)的控制下，對(duì)兩路載波信號(hào)進(jìn)行選通，輸出的信號(hào)即為CPSK信號(hào)，圖中沒(méi)有包含模擬電路華東

27、交通大學(xué)課程設(shè)計(jì)15部分，輸出信號(hào)為數(shù)字信號(hào)。圖3.2 CPSK調(diào)制的VHDL模型.1.5.1.5 程序流程程序流程 程序設(shè)計(jì)的流程如下圖所示，利用2位計(jì)數(shù)器在進(jìn)程中產(chǎn)生兩重載波信號(hào)f1,f2。然后利用另外一個(gè)進(jìn)程在時(shí)鐘的上升沿時(shí)，對(duì)q(0)進(jìn)行判斷。當(dāng)q(0)=1時(shí)，如果x=1時(shí)，將f1的波形輸出，當(dāng)x=0時(shí)，將f2的波形輸出。也就是在q=01”和”11”時(shí)進(jìn)行判斷，根據(jù)x的基帶信號(hào)的輸入用載波進(jìn)行調(diào)制。程序的具體流程可以從下面的流程圖中很清楚地看到。 圖 3.3 調(diào)制控制黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)16圖3.4產(chǎn)生載波信號(hào)f1和f23.1.6.3.1.6.程序分析程序分析 下面是用VHD

28、L語(yǔ) 現(xiàn)對(duì)輸入基帶信號(hào)的調(diào)制，根據(jù)設(shè)計(jì)思想和流程圖，可以編寫出下列程序，程序名為PL_CPSKlibrary ieee;use ieee.std_logic_arith.all; -庫(kù)和包的引入和聲明use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity PL_CPSK is -定義實(shí)體，首先完成對(duì)各個(gè)輸入輸出信號(hào)的定義port(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -開(kāi)始調(diào)制信號(hào) x :in std_logic; -基帶信號(hào) y :out std_logic);

29、 -已調(diào)制輸出信號(hào)end PL_CPSK;architecture behav of PL_CPSK is -結(jié)構(gòu)體的定義，實(shí)現(xiàn)產(chǎn)生兩重載波信號(hào)f1和f2signal q:std_logic_vector(1 downto 0); -2位計(jì)數(shù)器signal f1,f2:std_logic; -載波信號(hào)華東交通大學(xué)課程設(shè)計(jì)17beginprocess(clk) -此進(jìn)程主要是產(chǎn)生兩重載波信號(hào)f1，f2beginif clkevent and clk=1 then -當(dāng)clk處于上升沿時(shí)，啟動(dòng)進(jìn)程if start=0 then q=00; -若Start=0時(shí)，將“00”賦給q，否則對(duì)q進(jìn)行判斷e

30、lsif q=01 then f1=1;f2=0;q=q+1; -若q=”01”時(shí)，f1=1，f2=0且q=q+1;elsif q=11 then f1=0;f2=1;q=00; -若q=”11”時(shí)，f1=0，f2=1且q=q+1;else f1=0;f2=1;q=q+1; -若q=”10”時(shí)，f1=0，f2=1且q=q+1; end if; -結(jié)束if語(yǔ)句end if;end process;process(clk,x) -此進(jìn)程完成對(duì)基帶信號(hào)x的調(diào)制 beginif clkevent and clk=1 then -當(dāng)clk處于上升沿時(shí)，啟動(dòng)進(jìn)程 if q(0)=1 then -若q(0)

31、=1，進(jìn)行判斷 if x=1 then y=f1; -基帶信號(hào)x為1時(shí)，輸出信號(hào)y為f1 else y=f2; -基帶信號(hào)x為0時(shí)，輸出信號(hào)y為f2 end if;end if;end if;end process;end behav;3.1.73.1.7 仿真波形仿真波形1輸入好程序之后，首先進(jìn)行編譯。編譯沒(méi)有錯(cuò)誤之后，進(jìn)行波形仿真。如下圖所示黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)18圖3.5 調(diào)制模塊編譯波形2.編譯完成沒(méi)有錯(cuò)誤之后，進(jìn)行波形仿真。分別設(shè)置各個(gè)輸入的取值，然后進(jìn)行仿真，即可得出CPSK的調(diào)制仿真波形。如下圖所示：圖3.6調(diào)制模塊仿真波形3.1.83.1.8 元件封裝入庫(kù)元件封裝入庫(kù)

32、為了便于頂層文件的設(shè)計(jì)，我們將2PSK調(diào)制模塊編寫完成之后，將其進(jìn)行封裝。在原理圖設(shè)計(jì)中可以直接引用。這樣可以減少連線和語(yǔ)句上的繁瑣，且直觀不容易出錯(cuò)。華東交通大學(xué)課程設(shè)計(jì)193.23.2 2PSK2PSK 的解調(diào)的解調(diào)3.2.12PSK3.2.12PSK 的解調(diào)基本原理的解調(diào)基本原理2PSK調(diào)制是將傳輸?shù)臄?shù)字碼元“1”用初始相位為180的方波表示，而數(shù)字碼“0”用初始相位為0的方波表示。若設(shè)a(t)是傳輸數(shù)字碼元的絕對(duì)碼，則2PSK 已調(diào)信號(hào)在任一個(gè)碼元時(shí)間T 內(nèi)的表達(dá)式為sp(t)=Asin wct+a(t) ,a(t)=1 或0。通常它的解調(diào)都使用的是相干解調(diào)方式1。為了達(dá)到即能對(duì)2PS

33、K 信號(hào)解調(diào)，又不會(huì)產(chǎn)生“反相”工作的目的。.2.2.2.2 2 2的解調(diào)建模的解調(diào)建模PSK的解調(diào)建模方框圖如下圖圖中的計(jì)數(shù)器Q輸出與發(fā)端同步的0相數(shù)字載波。判決器的工作原理是：把計(jì)數(shù)器輸出的0相載波與數(shù)字PSK信號(hào)中的載波進(jìn)行邏輯“與”運(yùn)算，當(dāng)兩比較信號(hào)在判決時(shí)刻都為“1”時(shí)輸出“1”，否則輸出“0”，以實(shí)現(xiàn)解調(diào)的目的。圖中沒(méi)有包含模擬電路部分，調(diào)制信號(hào)為數(shù)字信號(hào)。黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)203.2.33.2.3 2PSK2PSK 解調(diào)程序?qū)崿F(xiàn)解調(diào)程序?qū)崿F(xiàn)圖3.8解調(diào)程序框圖3.2.43.2.4 2PSK2PSK 解調(diào)程序流程圖解調(diào)程序流程圖華東交通大學(xué)課程設(shè)計(jì)21 圖 3.9PSK

34、 解調(diào)程序圖3.2.53.2.5 2PSK2PSK 解調(diào)程序分析解調(diào)程序分析1.設(shè)計(jì)庫(kù)和標(biāo)準(zhǔn)程序包library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;2.結(jié)構(gòu)體：entity PL_CPSK2 isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -同步信號(hào) x :in std_logic; -調(diào)制信號(hào) y :out std_logic); -基帶信號(hào)end PL_CPSK2; 在結(jié)構(gòu)體中對(duì)各

35、輸入輸出端口進(jìn)行定義，并定義各類型。其中輸入端口CLK為時(shí)鐘，輸入端口START為使能信號(hào)，為高電平有效，低電平時(shí)輸出均為0，不進(jìn)行調(diào)制。3.解調(diào)輸出architecture behav of PL_CPSK2 issignal q:integer range 0 to 3; beginprocess(clk) -此進(jìn)程完成對(duì)CPSK調(diào)制信號(hào)的解調(diào)beginif clkevent and clk=1 then if start=0 then q=0; -使能端START為高有效 elsif q=0 then q=q+1; -在q=0時(shí)，根據(jù)輸入信號(hào)x的電平來(lái)進(jìn)行判決 if x=1 then y

36、=1; else y=0; end if; elsif q=3 then q=0; else q=q+1; end if;黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)22end if;end process;end behav;進(jìn)程中在start為1時(shí)，且時(shí)鐘每到一個(gè)上升沿計(jì)數(shù)器q進(jìn)行由0到3的轉(zhuǎn)換，當(dāng)q為0時(shí)對(duì)X進(jìn)行抽樣判決，如果X為1則輸出為1，X為0輸出為0。以達(dá)到解調(diào)的目的。3.2.63.2.6 2PSK2PSK 解調(diào)仿真波形及分析解調(diào)仿真波形及分析圖3.10 2PSK解調(diào)仿真波形3.2.72PSK3.2.72PSK 解調(diào)解調(diào) VHDLVHDL 程序仿真全圖程序仿真全圖由圖分析可知當(dāng)x的輸入相位發(fā)生

37、翻轉(zhuǎn)時(shí)輸出y也由0到1或者由1到0進(jìn)行變化，說(shuō)明仿真結(jié)果是正確的惡，能夠滿足解調(diào)的要求，但是從大局看輸出相對(duì)于輸入是有延時(shí)的，是系統(tǒng)原因。華東交通大學(xué)課程設(shè)計(jì)23圖3.112PSK解調(diào)波形圖當(dāng)q=0時(shí)，根據(jù)x的電平來(lái)進(jìn)行對(duì)判決；輸出信號(hào)y滯后輸入信號(hào)x一個(gè)clk。Clk為時(shí)鐘輸入，START為使能信號(hào)，x為輸入的信號(hào)及已調(diào)信號(hào)，y為解調(diào)輸出信號(hào)。相干解調(diào)的輸出結(jié)果正變負(fù)，負(fù)變正，這種現(xiàn)象，即為2PSK相干解調(diào)過(guò)程中的“倒”現(xiàn)象。由于本地相干載波一般是從接收信號(hào)中提取形成的，通常它的相位有兩個(gè)穩(wěn)定狀態(tài)0或，在各種干擾作用下，其相位可以由一種狀態(tài)變到另一種狀態(tài)，并且是隨機(jī)的，這使得解調(diào)出的消息可能

38、與原始消息符號(hào)相反，由于“倒”現(xiàn)象是隨機(jī)的，因此使得無(wú)法判斷解調(diào)的正確與否。因此，實(shí)際中一般不采用2PSK方式，為了克服2PSK的“倒”現(xiàn)象，提出了差分移相鍵控，即2DPSK。4 4 2FSK2FSK 調(diào)制解調(diào)基本原理調(diào)制解調(diào)基本原理4.14.1 2FSK2FSK信號(hào)調(diào)制原理信號(hào)調(diào)制原理4.1.14.1.1 一般原理與實(shí)現(xiàn)方法一般原理與實(shí)現(xiàn)方法 數(shù)字頻率調(diào)制又稱為頻移鍵控，記作FSK（Frequency Shift Keying），二進(jìn)制頻移鍵控記作2FSK。數(shù)字頻移鍵控是用載波的頻率來(lái)傳送數(shù)字信息的，即用所傳送的數(shù)字消息控制載波的頻率，由于數(shù)字只有有限個(gè)取值。那么，2FSK信號(hào)便是符號(hào)1對(duì)應(yīng)

39、與載波 ，而符號(hào)0對(duì)應(yīng)于載頻 （與 不同的另一個(gè)載頻）的已調(diào)波形，而且 與 之間的改變是瞬間來(lái)完成的。從原理上講調(diào)頻可用模擬調(diào)頻來(lái)實(shí)現(xiàn)，也可用鍵控法來(lái)實(shí)現(xiàn)，后者較為簡(jiǎn)便。2FSK鍵控法就是利用受矩形脈沖序列控制的開(kāi)關(guān)電路對(duì)兩個(gè)不同的獨(dú)立頻率源進(jìn)行選通的。4.1.24.1.2 調(diào)制程序分析調(diào)制程序分析直接調(diào)頻法是一中非線性的調(diào)制，由此而獲得的2FSK信號(hào)的功率譜不像2ASK信號(hào)那樣，也不同于相位不連續(xù)的2FSK信號(hào)的功率譜，它不可以直接通過(guò)基帶信號(hào)頻譜在頻率軸上搬移，也不可能用這種搬移后頻譜的線性疊加來(lái)描繪。因此對(duì)相位連續(xù)的2FSK黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)24信號(hào)頻譜的分析是十分復(fù)雜的。l

40、ibrary ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity PL_FSK isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -開(kāi)始調(diào)制信號(hào) x :in std_logic; -基帶信號(hào) y :out std_logic); -調(diào)制信號(hào)end PL_FSK;architecture behav of PL_FSK issignal q1:integer range 0 to 11; -載

41、波信號(hào)f1的分頻計(jì)數(shù)器signal q2:integer range 0 to 3; -載波信號(hào)f2的分頻計(jì)數(shù)器signal f1,f2:std_logic; -載波信號(hào)f1，f2beginprocess(clk) -此進(jìn)程通過(guò)對(duì)系統(tǒng)時(shí)鐘clk的分頻，得到載波f1beginif clkevent and clk=1 then if start=0 then q1=0; elsif q1=5 then f1=1;q1=q1+1; -改變q1后面的數(shù)字可以改變，載波f1的占空比 elsif q1=11 then f1=0;q1=0; -改變q1后面的數(shù)字可以改變，載波f1的頻率 else f1=0

42、;q1=q1+1; end if;end if;end process;process(clk) -此進(jìn)程通過(guò)對(duì)系統(tǒng)時(shí)鐘clk的分頻，得到載波f2beginif clkevent and clk=1 then if start=0 then q2=0; elsif q2=0 then f2=1;q2=q2+1; -改變q2后面的數(shù)字可以改變，載波f2的占空比 elsif q2=1 then f2=0;q2=0; -改變q2后面的數(shù)字可以改華東交通大學(xué)課程設(shè)計(jì)25變，載波f2的頻率 else f2=0;q2=q2+1; end if;end if;end process;process(clk,

43、x) -此進(jìn)程完成對(duì)基帶信號(hào)的FSK調(diào)制beginif clkevent and clk=1 then if x=0 then y=f1; -當(dāng)輸入的基帶信號(hào)x=0時(shí)，輸出的調(diào)制信號(hào)y為f1 else y=f2; -當(dāng)輸入的基帶信號(hào)x=1時(shí)，輸出的調(diào)制信號(hào)y為f2 end if;end if;end process;end behav;FSK 調(diào)制 VHDL 程序仿真圖如圖 4.1 所示。圖 4.1 2FSK 調(diào)制 VHDL 程序仿真圖a. 載波f1、f2分別是通過(guò)對(duì)clk的12分頻和2分頻得到的。b.基帶碼長(zhǎng)為載波f1的2個(gè)周期，為載波f2的6個(gè)周期。c.輸出的調(diào)制信號(hào)y在時(shí)間上滯后于載波信

44、號(hào)一個(gè)clk，滯后于系統(tǒng)時(shí)鐘2個(gè)clk。 黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)264.24.2 2FSK2FSK 解調(diào)方框圖解調(diào)方框圖4.2.12FSK4.2.12FSK 信號(hào)的解調(diào)信號(hào)的解調(diào) 數(shù)字調(diào)頻信號(hào)的解調(diào)方法很多，可以分為線性鑒頻法和分離濾波法兩大類。原理方框圖如圖 3-3-4 所示。其中兩個(gè)帶通濾波器的作用同上，起到分路的作用，它們的輸出分別與相應(yīng)的同步載波相乘，再分別經(jīng)過(guò)低通濾波器取出含基帶數(shù)字信息的低頻信號(hào)，濾掉二倍頻信號(hào)，抽樣判決器在抽樣脈沖到來(lái)時(shí)對(duì)兩個(gè)低頻信號(hào)進(jìn)行比較判決，即可還原出基帶數(shù)字信號(hào) 。FPGA clkstart調(diào)制信號(hào)分頻器 q寄存器 xx計(jì)數(shù)器 m判決基帶信號(hào)圖圖4

45、.24.2 2FSK2FSK解調(diào)原理圖解調(diào)原理圖4.2.24.2.2 解調(diào)程序分析解調(diào)程序分析library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity PL_FSK2 isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -同步信號(hào) x :in std_logic; -調(diào)制信號(hào) y :out std_logic); -基帶信號(hào)end PL_FSK2;architecture behav

46、 of PL_FSK2 issignal q:integer range 0 to 11; -分頻計(jì)數(shù)器signal xx:std_logic; -寄存器 signal m:integer range 0 to 5; -計(jì)數(shù)器華東交通大學(xué)課程設(shè)計(jì)27beginprocess(clk) -對(duì)系統(tǒng)時(shí)鐘進(jìn)行q分頻beginif clkevent and clk=1 then xx=x; -在clk信上升沿時(shí)，x信號(hào)對(duì)中間信號(hào)xx賦值 if start=0 then q=0; -if語(yǔ)句完成Q的循環(huán)計(jì)數(shù) elsif q=11 then q=0; else q=q+1; end if;end if;en

47、d process;process(xx,q) -此進(jìn)程完成FSK解調(diào)begin if q=11 then m=0;-m計(jì)數(shù)器清零elsif q=10 then if m=3 then y=0; -if語(yǔ)句通過(guò)對(duì)m大小，來(lái)判決y輸出的電平 else y=1; end if;elsif xxevent and xx=1then m=m+1; -計(jì)xx信號(hào)的脈沖個(gè)數(shù)end if;end process;end behav;4.2.34.2.3 解調(diào)時(shí)序仿真：解調(diào)時(shí)序仿真：黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)28圖 4.3 FSK 解調(diào) VHDL 程序仿真局部放大圖a.在q=11時(shí)，m清零。b.在q=10

48、時(shí)，根據(jù)m的大小，進(jìn)行對(duì)輸出基帶信號(hào)y的電平的判決。c.在 q 為其它值時(shí)，計(jì)數(shù)器 m 計(jì)下 xx（寄存 x 信號(hào)）的脈沖數(shù)。d.輸出信號(hào) y 滯后輸入信號(hào) x 10 個(gè) clk。 （b）5 5 結(jié)果調(diào)試及分析結(jié)果調(diào)試及分析5.15.1 軟件部分的調(diào)試軟件部分的調(diào)試 我們的初步方案并非如此簡(jiǎn)單，剛開(kāi)始我們也嘗試過(guò)多種方法進(jìn)行功能的實(shí)現(xiàn)，比如，開(kāi)始我們并沒(méi)有想到自己產(chǎn)生 M 序列，而是用實(shí)驗(yàn)箱某一個(gè)按鍵進(jìn)行控制使輸入不同的基帶信號(hào)，但是調(diào)試實(shí)驗(yàn)箱及用示波器觀察輸出波形時(shí)，其波形看不到發(fā)生變化，經(jīng)過(guò)老師點(diǎn)撥，我們利用程序產(chǎn)生了一個(gè) M 序列，這樣便于觀察。另外剛開(kāi)始編程序的時(shí)候我們像采用例化的方法

49、將程序連接起來(lái)，結(jié)果編譯過(guò)程出現(xiàn)很多錯(cuò)誤，發(fā)現(xiàn)這種方法很復(fù)雜，于是請(qǐng)教老師，才發(fā)現(xiàn)另一種很簡(jiǎn)單的方法，就是將各部分程序生成的包裝好的元件進(jìn)行連接，要比例化方便快速。5.1.15.1.1 各模塊封裝圖各模塊封裝圖各元件分別如下圖：分頻器： M 序列產(chǎn)生器：華東交通大學(xué)課程設(shè)計(jì)292FSK 的調(diào)制器： 2FSK 的解調(diào)器：2PSK 的解調(diào)器 2PSK 的解調(diào)器多路選擇器：5.1.25.1.2 系統(tǒng)電路圖系統(tǒng)電路圖圖 5.2 系統(tǒng)電路圖黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)305.1.35.1.3 整個(gè)系統(tǒng)的仿真波形整個(gè)系統(tǒng)的仿真波形圖 5.3 2FSK 波形仿真圖a 為 M 序列的輸出波形;b 為調(diào)制信號(hào)

50、的輸出波形;c 為解調(diào)信號(hào)的輸出波形;觀察可以看出 a 與 c 波形一樣，只是有延時(shí)存在，c 滯后 a。5.1.45.1.4 軟件測(cè)試總結(jié)軟件測(cè)試總結(jié)雖然我們的思路比較清晰明確，但是調(diào)試過(guò)程卻沒(méi)我們想象中的順利，其中也出現(xiàn)了很多錯(cuò)誤，如編譯調(diào)試時(shí)我們更改了程序，但是在編譯原理圖時(shí)上面的元件并沒(méi)有改變，后來(lái)重新運(yùn)行，重新畫圖才得到正確結(jié)果。仿真波形得時(shí)候剛開(kāi)始基帶信號(hào)與解調(diào)信號(hào)正好輸出相反，然后我們就去檢查程序，發(fā)現(xiàn)我們的 IF else 語(yǔ)句中結(jié)果寫反了，及你系那個(gè)修改后得出了正確結(jié)果。5.25.2 硬件調(diào)試硬件調(diào)試5.2.15.2.1 硬件調(diào)試過(guò)程硬件調(diào)試過(guò)程1.在 MAX+PLUS2 中器

51、件選擇與管腳配置（1）選擇器件華東交通大學(xué)課程設(shè)計(jì)31（2）管腳配置3將示波器與實(shí)現(xiàn)箱連好，觀察輸出波形 將程序下載到試驗(yàn)箱，試驗(yàn)箱選擇模式 5 用雙蹤示波器觀察a 和 c 的輸出，開(kāi)始只有 a 端有方波，c 端無(wú)輸出，此時(shí)按下鍵8，及 Start 為 1，c 端有波形，并且可以看到 a c 端波形一樣，只是 c 有延時(shí)，說(shuō)明操作成功。4硬件調(diào)試總結(jié) 這部分并沒(méi)有像我們想象中那樣簡(jiǎn)單，剛開(kāi)始我們只做出調(diào)制模塊，想用示波器檢測(cè)一下是否滿足功能，但接好后并沒(méi)有任何波形輸出，進(jìn)過(guò)檢查才發(fā)現(xiàn)我們沒(méi)有打開(kāi)試驗(yàn)箱上的高壓開(kāi)關(guān)，而檢查過(guò)程中我們發(fā)現(xiàn) clk 的頻率不能設(shè)的過(guò)高或者過(guò)低，否則 常輸出波形。黃梅

52、：2PSK 信號(hào)發(fā)生器設(shè)計(jì)32結(jié)束語(yǔ)結(jié)束語(yǔ)這次設(shè)計(jì)是基于DSP的GPRMC定位信息的提取，論述了，現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化技術(shù)，即EDA（Electronic Design Automation）技術(shù)。EDA技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL（Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。深入探討了2PSK、2FSK相位調(diào)制系統(tǒng)的系統(tǒng)性能，并做了詳細(xì)其原理和系統(tǒng)設(shè)計(jì)。為了

53、實(shí)現(xiàn)上述二類調(diào)制系統(tǒng)的通信理論模型，我們結(jié)合VHDL語(yǔ)言和MAX+PLUS II硬件編程工具，用FPGA芯片- EP1K30TC144-3，即EDA實(shí)驗(yàn)箱實(shí)現(xiàn)了上述PSK和FSk系統(tǒng)的調(diào)制與解調(diào)算法，用MAX+PLUS II工具模擬示波器輸出波形.同時(shí)用示波器進(jìn)行觀測(cè)調(diào)制與解調(diào)波形。 參考文獻(xiàn)1 林明權(quán).VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例M. 北京:電子工業(yè)出版社, 20032 雷伏容.VHDL電路設(shè)計(jì)M. 北京:清華大學(xué)出版社,2006華東交通大學(xué)課程設(shè)計(jì)333 王振紅,張常年.綜合電子設(shè)計(jì)與實(shí)踐 M. 北京:清華大學(xué)出版社,20084 畢滿清. 電子技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)M. 北京:機(jī)械工業(yè)出版社,

54、 20055 譚會(huì)生.EDA技術(shù)綜合應(yīng)用實(shí)例與分析M. 西安:西安電子科技大學(xué)出版社, 20046 潘松,黃繼業(yè).EDA技術(shù)實(shí)用教程M. 北京:科學(xué)出版出版社,2005 致謝在整個(gè)課程設(shè)計(jì)的過(guò)程中，指導(dǎo)老師朱老師和黃老師給予了我細(xì)心的指導(dǎo)和幫助。讓我明白了許多以前不懂得問(wèn)題。在課程設(shè)計(jì)過(guò)程中，同學(xué)們也給了我很大的幫助。特別是我們的組員，在課設(shè)中體現(xiàn)出了團(tuán)結(jié)合作，共同進(jìn)步通過(guò)此次的論文，我學(xué)到了很多知識(shí)，跨越了傳統(tǒng)方式下的教與學(xué)的體制束縛，在課程設(shè)計(jì)的過(guò)程中，通過(guò)查資料和搜集有關(guān)的文獻(xiàn)，培養(yǎng)了自學(xué)能力和動(dòng)手能力。并且由原先的被動(dòng)的接受知識(shí)轉(zhuǎn)換為主動(dòng)的尋求知識(shí)，這可以說(shuō)是學(xué)習(xí)方法上的一個(gè)很大的突破

55、。在以往的傳統(tǒng)的學(xué)習(xí)模式下，我們可能會(huì)記住很多的書本知識(shí)，但是通過(guò)課程設(shè)計(jì)，我們學(xué)會(huì)了如何將學(xué)到的知識(shí)轉(zhuǎn)化為自己的東西，學(xué)會(huì)了怎么更好的處理知識(shí)和實(shí)踐相結(jié)合的問(wèn)題。通過(guò)課設(shè)我對(duì) EDA 有了更加深刻的認(rèn)識(shí)。更加熟練地掌握了VHDL 語(yǔ)言編程的技巧。同時(shí)加深了我對(duì) 2PSK 和 2FSK 的理解。 在課程設(shè)計(jì)過(guò)程中也學(xué)到了做任何事情所要有的態(tài)度和心態(tài)，首先我明白了做學(xué)問(wèn)要一絲不茍，對(duì)于出現(xiàn)的任何問(wèn)題和偏差都不要輕視，要通過(guò)正確的途徑去解決，在做事情的過(guò)程中要有耐心和毅力，不要一遇到困難就打退堂鼓，只要堅(jiān)持下去就可以找到思路去解決問(wèn)題的。在工作中要學(xué)會(huì)與人合作的態(tài)度，認(rèn)真聽(tīng)取別人的意見(jiàn)，這樣做起事

56、情來(lái)就可以事倍功半。 總之，這次的課程設(shè)計(jì)，我收獲了很多。此次課設(shè)的完成既為本學(xué)期劃上了一個(gè)完美的句號(hào)，也為將來(lái)的人生之路做好了一個(gè)很好的鋪墊。 黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)34 附錄：源程序附錄：源程序1.分頻程序分頻程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; -庫(kù)的聲明和包的引入ENTITY PULSE IS -定義實(shí)體-定義實(shí)體的輸入端和輸出端口PORT(CLK:IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(3 DOWNTO 0); FOUT:OUT ST

57、D_LOGIC);END PULSE;ARCHITECTURE one OF PULSE IS -結(jié)構(gòu)體的定義 SIGNAL FULL :STD_LOGIC; -定義中間信號(hào)FULLBEGINP_REG:PROCESS(CLK) -進(jìn)程進(jìn)行分頻VARIABLE CNT8:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF CLKEVENT AND CLK=1THEN -時(shí)鐘上升沿時(shí)，開(kāi)始計(jì)數(shù) IF CNT8=1111THEN -當(dāng)CNT8計(jì)數(shù)計(jì)滿時(shí)，輸入數(shù)據(jù)D被同步預(yù)置給計(jì)數(shù)器CNT8 CNT8:=D;華東交通大學(xué)課程設(shè)計(jì)35FULL=1; -同時(shí)使溢出標(biāo)志信號(hào)FULL輸

58、出為高電平ELSE CNT8:=CNT8-1; -否則繼續(xù)做減1計(jì)數(shù)FULL=0; -且輸出溢出標(biāo)志信號(hào)FULL為低電平END IF;END IF;END PROCESS P_REG; -進(jìn)程結(jié)束P_DIV:PROCESS(FULL) -進(jìn)行二分頻VARIABLE CNT2:STD_LOGIC;BEGIN IF FULL EVENT AND FULL=1THEN -當(dāng)FULL處于上升沿跳變時(shí)CNT2:=NOT CNT2; -如果溢出標(biāo)志位FULL為高電平，D觸發(fā)器輸出取反IF CNT2=1THEN FOUT=1; ELSE FOUT =0; -對(duì)FULL進(jìn)行二分頻END IF;END IF;E

59、ND PROCESS P_DIV;END;2.M 序列產(chǎn)生程序序列產(chǎn)生程序LIBRARY IEEE;庫(kù)的引用和聲明USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_1164.ALL;引入程序中所需的包USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY m_code IS實(shí)體定義PORT(CLK: IN STD_LOGIC;定義實(shí)體的輸入和輸出端口 M_CODE:OUT STD_LOGIC);END ENTITY;ARCHITECTURE ONE OF m_code IS結(jié)構(gòu)體定義SIGNAL M: STD_LOGIC_VE

60、CTOR(2 DOWNTO 0);BEGIN M_SEQUENCE_FROM:PROCESS(CLK)BEGIN 黃梅：2PSK 信號(hào)發(fā)生器設(shè)計(jì)36IF(CLKEVENT AND CLK=1) THEN當(dāng)時(shí)鐘處于上升沿跳變時(shí)開(kāi)始移位操作 M(0)=M(1);將M(1)賦給M(0) M(1)=M(2);將M(2)賦給M(1)END IF;END PROCESS;PROCESS(CLK)BEGIN IF(CLKEVENT AND CLK=1) THEN M(2)=(M(1) XOR M(0) OR (NOT (M(0) OR M(1) OR M(2);END IF;當(dāng)時(shí)鐘上升沿跳變時(shí)將各位進(jìn)行邏輯