半導(dǎo)體存儲器和可編程邏輯器件

1、半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件第第8 8章章 半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件隨機(jī)存取存儲器隨機(jī)存取存儲器( (RAMRAM) ) 只讀存儲器只讀存儲器( (ROMROM) ) 可編程邏輯器件可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件本章基本要求本章基本要求 本章教學(xué)基本要求：本章教學(xué)基本要求： 了解大規(guī)模集成電路半導(dǎo)體存儲器了解大規(guī)模集成電路半導(dǎo)體存儲器ROM、EPROM、RAM電路的工作原理。電路的工作原理。了解存儲器容量的了解存儲器容量的擴(kuò)展方法。擴(kuò)展方法。了解可編程邏輯器件的了解可編程邏輯器件的基本結(jié)構(gòu)和功能

2、?；窘Y(jié)構(gòu)和功能。半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件一、一、 半導(dǎo)體存儲器的作用半導(dǎo)體存儲器的作用 存放二值（存放二值（0、1）數(shù)據(jù)）數(shù)據(jù)二、二、 半導(dǎo)體存儲器的特點(diǎn)半導(dǎo)體存儲器的特點(diǎn)集成度高、體積小、存儲信息集成度高、體積小、存儲信息容量大、工作速度快。容量大、工作速度快。 可編程邏輯器件可編程邏輯器件是一種功能特殊的大規(guī)模集成電是一種功能特殊的大規(guī)模集成電路，可由用戶定義和設(shè)置邏輯功能，取代中小規(guī)模的路，可由用戶定義和設(shè)置邏輯功能，取代中小規(guī)模的標(biāo)準(zhǔn)集成邏輯器件并創(chuàng)造大型復(fù)雜的數(shù)字系統(tǒng)，具有標(biāo)準(zhǔn)集成邏輯器件并創(chuàng)造大型復(fù)雜的數(shù)字系統(tǒng)，具有結(jié)構(gòu)靈活、集成度高、和可靠性高等

3、特點(diǎn)。結(jié)構(gòu)靈活、集成度高、和可靠性高等特點(diǎn)。半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件只讀存儲器用來存儲二值信息代碼，其數(shù)據(jù)一旦寫入，只讀存儲器用來存儲二值信息代碼，其數(shù)據(jù)一旦寫入，在正常工作時，在正常工作時，只能只能重復(fù)重復(fù)讀取讀取所存內(nèi)容，而所存內(nèi)容，而不能改寫不能改寫。 存儲器內(nèi)容在斷電后不會消失，具有存儲器內(nèi)容在斷電后不會消失，具有非易失性非易失性。只讀存儲器的特點(diǎn)：只讀存儲器的特點(diǎn)：8.1只讀存儲器只讀存儲器半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件例如有例如有 10根地址線（根地址線（n=10)，通過地址譯碼器譯，通過地址譯碼器譯出字線出字線 根，為根，

4、為 若若 的地址選擇為的地址選擇為1100000000，則，則i=768，譯出，譯出 =1，其，其余字線為余字線為0 09 AA10242210nm10230 WW09 AA768W每一根字線對應(yīng)地存放一個每一根字線對應(yīng)地存放一個8位二進(jìn)制數(shù)碼，也就是這個字母的地位二進(jìn)制數(shù)碼，也就是這個字母的地址所指定存放的數(shù)，這個址所指定存放的數(shù)，這個8位二進(jìn)制數(shù)稱為一個字。通常把位二進(jìn)制數(shù)稱為一個字。通常把一個字一個字中所含的中所含的位數(shù)位數(shù)稱為稱為字長字長。位數(shù)可以位數(shù)可以1位、位、4位、位、8位、位、16位和位和32位等。位等。把把8位數(shù)的字稱為位數(shù)的字稱為一個字節(jié)一個字節(jié)。4位為位為半個字節(jié)半個字節(jié)

5、，16位稱為位稱為兩個字節(jié)兩個字節(jié)。把輸出位數(shù)的線稱把輸出位數(shù)的線稱為為位線位線。字線字線W Wi i的下標(biāo)的下標(biāo)i i即對應(yīng)的是地址碼的十進(jìn)制數(shù)。當(dāng)該字線即對應(yīng)的是地址碼的十進(jìn)制數(shù)。當(dāng)該字線被選中，被選中， W Wi i出高電平出高電平1 1，其余字線為低電平，其余字線為低電平8.1.1 8.1.1 固定固定ROMROM相應(yīng)的地址碼的字線相應(yīng)的地址碼的字線地址輸入線地址輸入線n n根，又稱根，又稱地址碼地址碼。半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件字線與位線的交叉點(diǎn)即為字線與位線的交叉點(diǎn)即為存儲單元存儲單元。每個存儲單每個存儲單元可以存儲元可以存儲 1 1 位二進(jìn)制數(shù)（位二

6、進(jìn)制數(shù)（0 0、1 1） 存儲器中總的存儲單元的數(shù)量稱為存儲器中總的存儲單元的數(shù)量稱為存儲容量存儲容量。從位線輸出的每組二進(jìn)制代碼稱為一個字。一個字從位線輸出的每組二進(jìn)制代碼稱為一個字。一個字中含有的存儲單元數(shù)稱為中含有的存儲單元數(shù)稱為字長字長，即字長，即字長 = = 位數(shù)。位數(shù)。 一個存儲體總的一個存儲體總的存儲容量存儲容量用用字線數(shù)字線數(shù)m m位線數(shù)位線數(shù)表示表示。半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件 44掩模掩模ROM地地址址線線被選中被選中1001一、二極管掩模一、二極管掩模ROMROM選中為選中為1片選信號控制與門電路片選信號控制與門電路, ,為為0 0時時譯碼器

7、工作譯碼器工作, ,表示該片表示該片ROMROM被選被選中，可以輸出存儲內(nèi)容。中，可以輸出存儲內(nèi)容。半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件地址輸入地址輸入字字 線線位位 輸輸 出出 A1 A0 WiD3 D2 D1 D0 0 0 0 1 1 0 1 1 W0 = 1 W1 = 1 W2 = 1 W3 = 1 1 0 0 1 0 1 1 1 1 0 1 1 1 0 1 144掩模ROM二、二、4 44 4掩模掩模ROMROM結(jié)構(gòu)及電路存儲內(nèi)容結(jié)構(gòu)及電路存儲內(nèi)容4 44 4掩模掩模ROMROM電路存儲內(nèi)容電路存儲內(nèi)容半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件三、三、

8、MOSMOS管掩模管掩模ROMROM有有MOS管所以為管所以為1無無MOS管為管為03232=10241k1位MOS掩模ROM負(fù)載管等負(fù)載管等效于電阻效于電阻半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件用用1k1k1 1位位ROMROM組成組成1k1k8 8位位ROMROM得到得到1K8位存儲器位存儲器一片一片1K1位存儲器芯片位存儲器芯片共共8片片半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件三級管三級管位線位線存儲單元（快速熔絲）存儲單元（快速熔絲）若熔絲被燒斷表示存儲單元信息為若熔絲被燒斷表示存儲單元信息為0，不燒斷為，不燒斷為1。8.1.2 可編程可編程ROM(P

9、ROM)正常讀數(shù)時，字線被選中后，對于有熔絲的存儲單元其讀出放正常讀數(shù)時，字線被選中后，對于有熔絲的存儲單元其讀出放大器輸出的高電平不足以使穩(wěn)壓管導(dǎo)通，反相器截止，而輸出大器輸出的高電平不足以使穩(wěn)壓管導(dǎo)通，反相器截止，而輸出為為1。而無熔絲輸出為。而無熔絲輸出為0。其存儲數(shù)據(jù)由用戶寫入。一旦寫入就無法修改，只能寫一次。其存儲數(shù)據(jù)由用戶寫入。一旦寫入就無法修改，只能寫一次。 PROM 的結(jié)構(gòu)原理圖如下的結(jié)構(gòu)原理圖如下反相器輸出低電平，使相應(yīng)的熔絲燒斷。反相器輸出低電平，使相應(yīng)的熔絲燒斷。當(dāng)要寫入信息時，要先輸入相應(yīng)的地址碼，使相應(yīng)的當(dāng)要寫入信息時，要先輸入相應(yīng)的地址碼，使相應(yīng)的的字線被選中為高電

10、平。的字線被選中為高電平。對要寫入對要寫入0的位線上加入高電壓脈沖，使該的位線上加入高電壓脈沖，使該位線上讀寫放大器中穩(wěn)壓管導(dǎo)通。位線上讀寫放大器中穩(wěn)壓管導(dǎo)通。半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件由用戶自己寫入信息，如果需要修改只要擦除原先存由用戶自己寫入信息，如果需要修改只要擦除原先存入的信息，入的信息，再行重寫再行重寫。用一個特殊的浮柵用一個特殊的浮柵 MOS 管替代熔絲。管替代熔絲。8.1.3 8.1.3 可擦除可編程可擦除可編程 ROM(EPROMROM(EPROM) )在漏、源極間加高電壓在漏、源極間加高電壓+25V，使之產(chǎn)生雪崩擊穿。同時，在，使之產(chǎn)生雪崩擊穿。

11、同時，在控制柵控制柵g上加幅度為上加幅度為+25V、寬度為、寬度為50 ms左右的正脈沖，這樣，左右的正脈沖，這樣，在柵極電場作用下，高速電子能穿過在柵極電場作用下，高速電子能穿過SiO2,在浮置柵上注入負(fù)電在浮置柵上注入負(fù)電荷，使單元管開啟電壓升高，控制柵在正常電壓作用下，管子荷，使單元管開啟電壓升高，控制柵在正常電壓作用下，管子仍處于截止。該單元編程為仍處于截止。該單元編程為0?？刂茤趴刂茤舋 g用于控制其下內(nèi)部的浮置柵用于控制其下內(nèi)部的浮置柵G G1 1用于存儲信息用于存儲信息1 1或或0 0一、光可擦除的可編程只讀存儲器（一、光可擦除的可編程只讀存儲器（EPROMEPROM）半導(dǎo)體存儲

12、器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件石英玻璃蓋板當(dāng)當(dāng) 為為0 0時，必須時，必須 也為也為0 0，數(shù)據(jù)才可輸出。，數(shù)據(jù)才可輸出。CSPGMPD/工作方式工作方式 說說 明明讀讀 出出 輸出輸出 0 0 +5V+5V0V =0有效，作輸出端有效，作輸出端禁禁 止止 輸輸 出出 高阻高阻 0 1 +5V 呈高阻狀態(tài)呈高阻狀態(tài)功功 率率 下下 降降 高阻高阻 1 +5V功耗由功耗由525mV降到降到132mV編編 程程 輸入輸入50ms正脈沖正脈沖 1 +25V 作輸入端作輸入端編編 程程 檢檢 驗(yàn)驗(yàn) 輸出輸出 0 0 +25V 作輸出端作輸出端編編 程程 禁禁 止止 高阻高阻 0 1 +

13、25V 端呈高阻狀態(tài)端呈高阻狀態(tài)07DDPGM/PDDDVCCVCSSSVCSiDiDiDiD輸出輸出構(gòu)成構(gòu)成128 16 8位的存儲單元矩陣位的存儲單元矩陣EPROM2716邏輯結(jié)構(gòu)圖邏輯結(jié)構(gòu)圖EPROM2716引腳排列圖引腳排列圖半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件當(dāng)寫入時，只需置當(dāng)寫入時，只需置 = 0， = 0， = 1，READY = 1 加入地址碼和加入地址碼和存入數(shù)碼即可。存入數(shù)碼即可。讀出時置讀出時置 =0， =0， =1，READY 為任意，可輸出對應(yīng)地址碼為任意，可輸出對應(yīng)地址碼的存儲數(shù)據(jù)。的存儲數(shù)據(jù)。CEWEOEOEWECE二、電可擦除可編程只讀存儲器

14、（二、電可擦除可編程只讀存儲器（E E2 2PROMPROM）寫入的數(shù)據(jù)可電擦除，用戶可以多次改寫存儲的數(shù)據(jù)。使用寫入的數(shù)據(jù)可電擦除，用戶可以多次改寫存儲的數(shù)據(jù)。使用方便。方便。 2817E2ROM引腳圖引腳圖半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件RAM 分類分類靜態(tài)靜態(tài) RAM( (即即 Static RAM，簡稱，簡稱 SRAM) )動態(tài)動態(tài) RAM( (即即 Dynamic RAM，簡稱，簡稱 DRAM) )隨機(jī)存取存儲器隨機(jī)存取存儲器(RAM(RAM，即，即R Random andom A Access ccess M Memory)emory) RAM 的存儲矩陣由

15、觸發(fā)器或動態(tài)存儲單元構(gòu)的存儲矩陣由觸發(fā)器或動態(tài)存儲單元構(gòu)成，成， 是時序邏輯電路是時序邏輯電路。RAM 工作時工作時能讀出，能讀出， 也能寫入也能寫入。讀或?qū)懹勺x。讀或?qū)懹勺x / 寫控制電路進(jìn)行控制。寫控制電路進(jìn)行控制。 RAM 掉電后數(shù)據(jù)將丟失掉電后數(shù)據(jù)將丟失。在讀出過程中進(jìn)行刷新存儲單元在讀出過程中進(jìn)行刷新存儲單元8.2 隨機(jī)存取存儲器隨機(jī)存取存儲器 半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件8.2.1 RAM8.2.1 RAM的電路結(jié)構(gòu)和工作原理的電路結(jié)構(gòu)和工作原理一、六管靜態(tài)存儲單元及讀寫控制電路一、六管靜態(tài)存儲單元及讀寫控制電路半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和

16、可編程邏輯器件61 TT61 TT65、TT 構(gòu)成構(gòu)成RS觸發(fā)器雙穩(wěn)觸發(fā)器雙穩(wěn)態(tài)電路，存儲態(tài)電路，存儲1位二值信息位二值信息0或或141TT門電路門電路 讀讀/寫控制電路，寫控制電路，I/O端為輸端為輸入入/輸出雙向傳輸線的信號端，信息由此寫輸出雙向傳輸線的信號端，信息由此寫入或讀出。入或讀出。51 GG等于等于1不可工作，等于不可工作，等于0可工作可工作當(dāng)當(dāng)Yj = 1時，使時，使 T7、T8 導(dǎo)通，若為導(dǎo)通，若為0，就截止，就截止。當(dāng)當(dāng)Xi = 1，T5、T6 導(dǎo)通，導(dǎo)通， 與與 位線接通；當(dāng)位線接通；當(dāng)Xi = 0，T5、T6 截止，截止，則聯(lián)系切斷。則聯(lián)系切斷。QBQB存儲單元由存儲單

17、元由 MOS管組成管組成61TTT5、T6 為存儲單元門控管，為存儲單元門控管，起模擬開關(guān)作用，控制起模擬開關(guān)作用，控制 RS 觸發(fā)器輸出端觸發(fā)器輸出端Q Q 與與B B 位線的聯(lián)系。位線的聯(lián)系。T5 T6 由行選擇線由行選擇線Xi 控制。控制。一列存儲單元公用的門控一列存儲單元公用的門控管管T7、 T8由列選擇線由列選擇線 Yj 控制?？刂啤０雽?dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件二、二、2114型靜態(tài)型靜態(tài)RAM介紹介紹邏輯符號圖邏輯符號圖電路結(jié)構(gòu)圖電路結(jié)構(gòu)圖行地址線64根行選擇線列地址線16根列選擇線一個六管靜態(tài)存儲單元一個六管靜態(tài)存儲單元半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)

18、體存儲器和可編程邏輯器件存儲單元以T2和C 為主組成信息存儲于C 中。當(dāng)電容中充有一定電荷時，T2導(dǎo)通，表示存儲信息為0；當(dāng)電荷少或是沒有， T2不能導(dǎo)通，表示存儲信息為1。此時當(dāng)此時當(dāng)C上有電荷上有電荷 ，使，使T2 2導(dǎo)通時，導(dǎo)通時，則則T2 2漏極為漏極為0 0信息，經(jīng)信息，經(jīng)T3 3管通過管通過T5 5管輸出管輸出DO O = 0 = 0。若。若C上無電荷輸上無電荷輸出為出為1 1。 D1 經(jīng)經(jīng)T4 送入刷新電路，在送入刷新電路，在G3 門門輸出為輸出為D1反相信號。反相信號。如果如果D1 =1，則，則T1 傳送傳送0 信號，信號，電容電容C 放電；若相反傳送放電；若相反傳送1 信號，

19、信號，電容電容C 充電。即分別存儲充電。即分別存儲1和和0信信息。息。 Xi Yi均為均為1，T1 T4導(dǎo)通。導(dǎo)通。 =0，G2被封鎖，被封鎖，G1打開。打開。R/W =1， Xi Yi 均為均為1，T3 T5導(dǎo)通。導(dǎo)通。 R/W若讀位線為若讀位線為0 ，G1輸出也為輸出也為0 ，使，使“寫寫”位線為位線為1，對，對C充電進(jìn)行刷新。充電進(jìn)行刷新。動態(tài)動態(tài)RAM特點(diǎn)：要在特點(diǎn)：要在讀出過程中讀出過程中進(jìn)行進(jìn)行刷新刷新存儲單元的操作。存儲單元的操作。三、三管動態(tài)存儲單元三、三管動態(tài)存儲單元T1、T3構(gòu)成門控管寫操作時寫操作時讀操作時讀操作時000101半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編

20、程邏輯器件11A11A讀寫控制線并聯(lián)讀寫控制線并聯(lián)片選信號并聯(lián)片選信號并聯(lián)輸出字總位數(shù)輸出字總位數(shù)擴(kuò)展擴(kuò)展8位位為為1 1時時工作有輸出工作有輸出 使字線使字線1K擴(kuò)展為擴(kuò)展為2K為為0 0時時工作有輸出工作有輸出8.2.2 RAM8.2.2 RAM存儲容量的擴(kuò)展方法存儲容量的擴(kuò)展方法一、位數(shù)的擴(kuò)展一、位數(shù)的擴(kuò)展二、字?jǐn)?shù)的擴(kuò)展二、字?jǐn)?shù)的擴(kuò)展半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件8、3 可編程邏輯陣列器可編程邏輯陣列器件件只讀存儲器只讀存儲器ROMROM由地址譯碼器和組成矩陣形式的由地址譯碼器和組成矩陣形式的存儲單元構(gòu)成。存儲單元構(gòu)成。ROMROM中的中的地址譯碼器地址譯碼器也

21、可用存儲單元組成的也可用存儲單元組成的矩陣矩陣電路電路構(gòu)成，這樣的電路可以用來表示組合邏輯電路構(gòu)成，這樣的電路可以用來表示組合邏輯電路的最小項(xiàng)的最小項(xiàng)與或表達(dá)式與或表達(dá)式，如果將其輸出給觸發(fā)器，如果將其輸出給觸發(fā)器再反饋到輸入端，還可實(shí)現(xiàn)再反饋到輸入端，還可實(shí)現(xiàn)時序邏輯電路時序邏輯電路的功能。的功能。由用戶自己根據(jù)要求來編程存入信息，構(gòu)成了由用戶自己根據(jù)要求來編程存入信息，構(gòu)成了專用專用集成邏輯器件集成邏輯器件，稱為可編程邏輯器件（，稱為可編程邏輯器件（PLD）半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件 我們已知，任意組合邏輯電路均可用最小項(xiàng)與或式或者簡化的我們已知，任意組合邏輯

22、電路均可用最小項(xiàng)與或式或者簡化的與或式表示。下表為全加器的真值表。與或式表示。下表為全加器的真值表。8.3.1 PLD8.3.1 PLD基本電路的結(jié)構(gòu)、功能與習(xí)慣表示法基本電路的結(jié)構(gòu)、功能與習(xí)慣表示法0 11 01 01 1 1 0 0 1 0 1 1 1 0 1 1 1m4m5m6m70 00 10 11 0 0 0 0 0 0 1 0 1 0 0 1 1m0m1m2m3輸出Ci Si輸入Ai Bi Ci-1最小項(xiàng)輸出Ci Si 輸入Ai Bi Ci-1最小項(xiàng)與或邏輯表達(dá)式為：與或邏輯表達(dá)式為：( , , , )iiiiiiiiiiiiimSA BCA B CA B CA BC11111 2

23、 4 7( , , , )iiiiiiiiiiiiimCA BCA BCA B CA BC11113 5 6 7iiiiiiA BACBC11半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件簡化表示的與、或陣列簡化表示的與、或陣列上述兩個與或表達(dá)式可用二極管固定上述兩個與或表達(dá)式可用二極管固定 ROM ROM 來實(shí)現(xiàn)。把輸入變量來實(shí)現(xiàn)。把輸入變量A Ai i、B Bi i、C Ci-1i-1看作看作ROMROM中的地址碼中的地址碼A A2 2、A A1 1、A A0 0，而把輸出變量，而把輸出變量S Si i、C Ci i看作看作 ROM ROM 的輸出數(shù)的輸出數(shù)據(jù)據(jù)D D1 1、D

24、D0 0，如圖所示。，如圖所示。用二極管固定ROM實(shí)現(xiàn)全加器D D1 1 D D2 2 D D3 3 實(shí)現(xiàn)與的邏輯式：實(shí)現(xiàn)與的邏輯式：iiimA B C01D4D4D7D7組成或邏輯電路：組成或邏輯電路：iCmmmm3567即為如圖所示的二極管與門電路半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件 在前所述的在前所述的PROMPROM存儲器，其與陣列是固定的，用作地存儲器，其與陣列是固定的，用作地址譯碼器，而或陣列是可編程的。址譯碼器，而或陣列是可編程的。圖8.3.4PLD邏輯圖形符號(a)與門(b)或門 (c)連接方式(d)互補(bǔ)輸入緩沖器 (e)三態(tài)輸出緩沖器 這也是一種可編程圖形

25、符號，習(xí)慣上用下圖所示形式表示。這也是一種可編程圖形符號，習(xí)慣上用下圖所示形式表示。半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件一、一、PLAPLA的結(jié)構(gòu)的結(jié)構(gòu)可編程邏輯陣列由可編程邏輯陣列由可編程可編程的的與陣列與陣列、可編程可編程的的或陣列或陣列和三態(tài)輸出緩沖器組成。和三態(tài)輸出緩沖器組成。8.3.28.3.2可編程邏輯陣列（可編程邏輯陣列（PLAPLA）TIFPLA839TIFPLA839（三態(tài)輸出）（三態(tài)輸出）PLAPLA內(nèi)部結(jié)構(gòu)圖內(nèi)部結(jié)構(gòu)圖TIFPLA839TIFPLA839（三態(tài)輸出）（三態(tài)輸出）PLAPLA引腳排列引腳排列半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程

26、邏輯器件二、二、PLAPLA在時序邏輯電路中的應(yīng)用在時序邏輯電路中的應(yīng)用nnDQQ1000PLAPLA可用來實(shí)現(xiàn)任一種組合邏輯電路，也可實(shí)現(xiàn)時序邏輯電路可用來實(shí)現(xiàn)任一種組合邏輯電路，也可實(shí)現(xiàn)時序邏輯電路。例：用時序邏輯型例：用時序邏輯型PLAPLA組成同步組成同步2 2位二進(jìn)制加法計(jì)算器。位二進(jìn)制加法計(jì)算器。1 1、表中所示為表中所示為2位二進(jìn)制加法計(jì)數(shù)器的計(jì)數(shù)狀態(tài)表和位二進(jìn)制加法計(jì)數(shù)器的計(jì)數(shù)狀態(tài)表和D端的激勵表。端的激勵表。2 2、列出列出D的函數(shù)式和次態(tài)邏輯式的函數(shù)式和次態(tài)邏輯式1 10 01 10 01 01 10 11 10 11 00 00 1激勵表次 態(tài) 初 態(tài)激勵表次 態(tài)初 態(tài)表

27、22位二進(jìn)制計(jì)數(shù)狀態(tài)表QQnn01QQnn1011QQnn01DD01DD01QQnn1011nnnnnDQQ QQ Q1111010半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件3 3、確定輸入變量、輸出變量確定輸入變量、輸出變量輸入變量為輸入變量為 及及 CP 和和nnnn1100Q QQ Q、 、DR輸出變量為輸出變量為 ，又作為下一個初態(tài)輸入。，又作為下一個初態(tài)輸入。11110101nnQQ、或陣列的輸出變量或陣列的輸出變量 D1、D0 作為作為 D 觸發(fā)器的輸入。觸發(fā)器的輸入。4 4、設(shè)置熔絲連接的交叉點(diǎn)設(shè)置熔絲連接的交叉點(diǎn)用時序邏輯型PLA實(shí)現(xiàn)時序邏輯電路如右圖所示： 將

28、觸發(fā)器輸出Q0、Q1 作為與陣列的輸入，由或陣列得到D0、D1輸出又送入D觸發(fā)器的D端。在CP作用下，即可實(shí)現(xiàn)加法計(jì)數(shù)。半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件即當(dāng)R = 1，觸發(fā)器清零；EN = 1，三態(tài)門G1、G2可工作。高阻狀態(tài)，可編程可正常工作輸出為零可正常工作G1、G2三態(tài)門D觸發(fā)器不清零0 011不清零0 101異步清零1 110不清零0 100控制功能R ENPR /MOEM及及 PR/ 的控制功能的控制功能OE此外，在電路中還設(shè)置具有熔絲結(jié)構(gòu)的可編程接地控制端此外，在電路中還設(shè)置具有熔絲結(jié)構(gòu)的可編程接地控制端M和三態(tài)門和三態(tài)門使能端及清零控制端使能端及清零控制端

29、PR / 。由。由G3、G4門電路功能可知，其輸出分別門電路功能可知，其輸出分別為：為：R = M (PR/ )和和EN = M + (PR/ ) = M (PR/ )。M端熔絲燒端熔絲燒斷斷M = 1。其功能如下表所示。其功能如下表所示。OEOEOEOE半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件Y0Y5所表示的所表示的與與項(xiàng)是可編程的，而項(xiàng)是可編程的，而O0 = Y0 +Y1、O1 = Y2 + Y3、O2 = Y4 + Y5的的或或陣列是固定的，輸入信號陣列是固定的，輸入信號 Ii 由輸入緩沖器轉(zhuǎn)換成有由輸入緩沖器轉(zhuǎn)換成有互補(bǔ)性質(zhì)的兩個輸入變量。這種互補(bǔ)性質(zhì)的兩個輸入變量。這

30、種PAL的電路只適用于實(shí)現(xiàn)組合邏輯電的電路只適用于實(shí)現(xiàn)組合邏輯電路。路。圖圖8.3.7PAL的基本結(jié)構(gòu)的基本結(jié)構(gòu)8.3.3 8.3.3 可編程陣列邏輯可編程陣列邏輯（PAL） 將將或陣列或陣列中相中相或或的項(xiàng)給以的項(xiàng)給以固定固定，與陣列允許與陣列允許用戶用戶編程編程設(shè)置，這種設(shè)置，這種邏輯器件稱為可編程陣列邏輯器件，簡稱邏輯器件稱為可編程陣列邏輯器件，簡稱PAL。半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件GALGAL器件可分為兩大類：器件可分為兩大類：一、與一、與PALPAL相似：相似：與陣列可編程，而或陣列固定連接。與陣列可編程，而或陣列固定連接。二、與二、與PLAPLA相似：

31、相似：與、或陣列均可編程。與、或陣列均可編程。 GAL16V8的引腳排列如右圖所示。的引腳排列如右圖所示。外形為雙列直插式外形為雙列直插式20腳芯片，它有腳芯片，它有8個個輸入端輸入端I7I0，8個輸出端個輸出端O7O0，還有一，還有一個輸入端個輸入端In用于與相鄰芯片的輸出端級用于與相鄰芯片的輸出端級聯(lián)，此外還有一個用作時鐘也可用作信聯(lián)，此外還有一個用作時鐘也可用作信號輸入端號輸入端CL，電源輸入為，電源輸入為VDD = +5V和和VSS接地。其可擦寫次數(shù)可達(dá)接地。其可擦寫次數(shù)可達(dá)100次次,存取存取時間為時間為30 ns，數(shù)據(jù)可長期保存。，數(shù)據(jù)可長期保存。8.3.4 8.3.4 通用陣列邏

32、輯（通用陣列邏輯（GALGAL）圖圖8.3.9GAL16V8的引腳排列的引腳排列半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件 GAL16V8邏輯電路結(jié)構(gòu)邏輯電路結(jié)構(gòu)OLMC的邏輯電路結(jié)構(gòu)的邏輯電路結(jié)構(gòu)半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件 將原屬于編程器的將原屬于編程器的寫入寫入擦除控制電路擦除控制電路及及高壓脈沖發(fā)生器高壓脈沖發(fā)生器電路也電路也集成至集成至PLDPLD芯片芯片中。因此編程時只需外加中。因此編程時只需外加5V5V電壓，不必將電壓，不必將PLDPLD從系統(tǒng)的從系統(tǒng)的電路板取下，實(shí)現(xiàn)了電路板取下，實(shí)現(xiàn)了在系統(tǒng)可編程在系統(tǒng)可編程。一、低密度一、低密度IS

33、PPLDISPPLD低密度低密度ISPPLDISPPLD是在是在 GAL GAL 的基礎(chǔ)上增加了寫入擦除控制的基礎(chǔ)上增加了寫入擦除控制電路。電路。二、高密度二、高密度ISPPLDISPPLD高密度高密度ISPPLDISPPLD又稱又稱ispisp LSI LSI。8.3.58.3.5在系統(tǒng)可編程邏輯器件在系統(tǒng)可編程邏輯器件（ISP-PLD）半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件isp GAL16Z8的電路結(jié)構(gòu)框圖的電路結(jié)構(gòu)框圖1、正常工作方式、正常工作方式接通電源后，接通電源后，若設(shè)若設(shè)MODE = 1，SDI = 0，電路即能自動進(jìn)入正常工作方式，電路即能自動進(jìn)入正常工作方

34、式，2、診斷工作方式、診斷工作方式若設(shè)若設(shè)MODE = 1，SDI = 1，電路進(jìn)電路進(jìn)入診斷工作方式，這時，各輸出邏輯宏入診斷工作方式，這時，各輸出邏輯宏單元單元OLMC中的觸發(fā)器自動接成串行移中的觸發(fā)器自動接成串行移位寄存器，在位寄存器，在DCLK時鐘信號作用下，時鐘信號作用下，內(nèi)部收據(jù)由內(nèi)部收據(jù)由SDO端順序地被讀出，同端順序地被讀出，同時又可從時又可從SDI端對移位寄存器寫入新的端對移位寄存器寫入新的數(shù)據(jù)，實(shí)現(xiàn)診斷和預(yù)置功能。數(shù)據(jù)，實(shí)現(xiàn)診斷和預(yù)置功能。3、編程工作方式、編程工作方式若設(shè)若設(shè)MODE = 0，電路進(jìn)入編程工作電路進(jìn)入編程工作方式。這時分三步進(jìn)行：首先將編程數(shù)方式。這時分三

35、步進(jìn)行：首先將編程數(shù)據(jù)從據(jù)從SDI端輸入，然后再從端輸入，然后再從SDO端讀出，端讀出，以校驗(yàn)數(shù)據(jù)是否正確，確認(rèn)無誤后，最以校驗(yàn)數(shù)據(jù)是否正確，確認(rèn)無誤后，最后寫入后寫入E2CMOS存儲單元。存儲單元。一、低密度一、低密度ISPPLD半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件二、高密度二、高密度 ISPPLDisp LSI 的電路結(jié)構(gòu)框圖的電路結(jié)構(gòu)框圖半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件圖圖8.3.13isp LSI1016器件通用邏輯塊器件通用邏輯塊(GLB)的電路結(jié)構(gòu)的電路結(jié)構(gòu)1 1、通用邏輯模塊、通用邏輯模塊(GLB)(GLB)的電路結(jié)構(gòu)的電路結(jié)構(gòu) 半導(dǎo)體

36、存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件通過編程將通過編程將GLB設(shè)置成其它設(shè)置成其它4種連接模式種連接模式：(1)、高速旁路模式、高速旁路模式：將與或輸出端將與或輸出端F0F3直接與直接與OLMC相連，不相連，不必經(jīng)過乘積項(xiàng)共享的編程陣列。必經(jīng)過乘積項(xiàng)共享的編程陣列。(2)、單項(xiàng)乘積模式：、單項(xiàng)乘積模式：與邏輯陣列中任一個單項(xiàng)乘積項(xiàng)的與門輸出與邏輯陣列中任一個單項(xiàng)乘積項(xiàng)的與門輸出端可與任一個端可與任一個OLMC的輸入端直接相連。的輸入端直接相連。(3)、異或邏輯模式：、異或邏輯模式：將與邏輯陣列中任一個與門輸出和或邏輯陣將與邏輯陣列中任一個與門輸出和或邏輯陣列輸出列輸出F0F3中的

37、一個，兩者共同輸入到一個異或門，其輸出再中的一個，兩者共同輸入到一個異或門，其輸出再接入接入OLMC的輸入端。的輸入端。(4)、多重模式：、多重模式：同一個同一個GLB中的中的4個輸出可以同時采用上述幾種個輸出可以同時采用上述幾種不同配置模式。不同配置模式。半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件2、輸入輸出單元、輸入輸出單元(IOC)的組態(tài)的組態(tài)將將I / O單元配置為單元配置為8各組態(tài)：各組態(tài)：(1)、用作輸入單元有、用作輸入單元有3種組態(tài)，即：種組態(tài)，即：引腳輸入通過緩沖器輸入，引腳輸入通過緩沖器輸入，或?qū)⒋溯斎朐跁r鐘脈沖作用下由或?qū)⒋溯斎朐跁r鐘脈沖作用下由D觸發(fā)器構(gòu)成鎖

38、存輸入或寄存器觸發(fā)器構(gòu)成鎖存輸入或寄存器輸入。輸入。(2)、用作輸出單元有、用作輸出單元有3種組態(tài)，即：種組態(tài)，即：經(jīng)緩沖器或反相輸出緩沖器經(jīng)緩沖器或反相輸出緩沖器或三態(tài)輸出緩沖器送到輸出引腳。或三態(tài)輸出緩沖器送到輸出引腳。(3)、用作雙向傳輸單元有、用作雙向傳輸單元有2種組態(tài)：種組態(tài)：一種是經(jīng)三態(tài)緩沖器輸出一種是經(jīng)三態(tài)緩沖器輸出經(jīng)緩沖器輸入的雙向傳輸，另一種是經(jīng)三態(tài)緩沖器輸出在時鐘經(jīng)緩沖器輸入的雙向傳輸，另一種是經(jīng)三態(tài)緩沖器輸出在時鐘脈沖作用下經(jīng)脈沖作用下經(jīng)D觸發(fā)器輸入的雙向傳輸。觸發(fā)器輸入的雙向傳輸。3、isp LSI1000及及2000系列器件的編程接口系列器件的編程接口目前目前Latt

39、ice公司生產(chǎn)的公司生產(chǎn)的iap LSI有有1000、1000E、2000、3000、6000系列，其編程接口各不相同。下圖所示為系列，其編程接口各不相同。下圖所示為1000、2000系列系列isp LSI器件的編程接口。器件的編程接口。半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件圖圖8.3.14isp LSI器件的編程接口器件的編程接口Isp LSI編程是在計(jì)算編程是在計(jì)算機(jī)控制進(jìn)行的。在左圖機(jī)控制進(jìn)行的。在左圖中，當(dāng)編程使能信號中，當(dāng)編程使能信號ispEN = 1時，則時，則isp LSI器件為正常工作狀態(tài)；器件為正常工作狀態(tài)；當(dāng)當(dāng)ispEN = 0時，所有時，所有IOC的輸出

40、三態(tài)緩沖器無的輸出三態(tài)緩沖器無被置成高阻狀態(tài)，則器被置成高阻狀態(tài)，則器件進(jìn)入編程工作狀態(tài)。件進(jìn)入編程工作狀態(tài)。MODE為模式控制信號。為模式控制信號。SCLK為時鐘串行輸入。為時鐘串行輸入。SDI為串行數(shù)據(jù)和命令輸為串行數(shù)據(jù)和命令輸入端，入端，SDO為串行數(shù)據(jù)為串行數(shù)據(jù)輸出端。輸出端。半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件現(xiàn)場可編程門陣列與前面所述的可編程邏輯器件現(xiàn)場可編程門陣列與前面所述的可編程邏輯器件相比，其結(jié)構(gòu)不受與相比，其結(jié)構(gòu)不受與 或陣列限制，也不受觸發(fā)器或陣列限制，也不受觸發(fā)器和和I / O端數(shù)量聘用制，它可以構(gòu)成任何復(fù)雜的邏輯端數(shù)量聘用制，它可以構(gòu)成任何復(fù)雜的邏

41、輯電路，更適合構(gòu)成多級邏輯功能。由于內(nèi)部可編程電路，更適合構(gòu)成多級邏輯功能。由于內(nèi)部可編程模塊的排列形式與前述可編程器件門陣列中單元的模塊的排列形式與前述可編程器件門陣列中單元的排列形式相似，因而沿用門陣列名稱。排列形式相似，因而沿用門陣列名稱。FPGA屬高屬高密度密度PLD，集成度高達(dá)，集成度高達(dá)3萬萬/片以上。片以上。8.3.6 8.3.6 現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列（FPGA）半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件 右圖所示為右圖所示為FPGAFPGA基本結(jié)構(gòu)的示意圖，基本結(jié)構(gòu)的示意圖，由由可編程的輸入輸可編程的輸入輸出模塊出模塊(IOB)(IOB)、可編程、可

42、編程邏輯模塊邏輯模塊(CLB)(CLB)和可編和可編程連線資源程連線資源(IR)(IR)組成，組成，另外還有一個用于存另外還有一個用于存放編程數(shù)據(jù)的靜態(tài)存放編程數(shù)據(jù)的靜態(tài)存儲器，其中設(shè)定的數(shù)儲器，其中設(shè)定的數(shù)據(jù)用來確定三各可編據(jù)用來確定三各可編程單元的工作狀態(tài)。程單元的工作狀態(tài)。一、一、FPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu)圖圖8.3.15FPGA基本結(jié)構(gòu)示意圖基本結(jié)構(gòu)示意圖半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件442176 442128 1220 346 2560 256 1024 (32 x 32) 25000XC4025E 53984 53936 428 126 360 80 1

43、00 (10 x 10) 3000XC4003E PROM容量(Bit) 編程數(shù)據(jù) 總量(Bit) 數(shù)據(jù)結(jié)構(gòu) 數(shù)量(個) 數(shù)據(jù)結(jié)構(gòu) 長度(Bit) 觸發(fā)器 (個)IOB個數(shù) GLB個數(shù) (行 x 列)門數(shù) 器件 型號XC4000E系列的系列的FPGA典型容量典型容量半導(dǎo)體存儲器和可編程邏輯器件半導(dǎo)體存儲器和可編程邏輯器件二、可編程邏輯模塊二、可編程邏輯模塊CLBCLBCLB是是FPGA的基本邏輯單元，由邏輯函數(shù)發(fā)生器、的基本邏輯單元，由邏輯函數(shù)發(fā)生器、觸發(fā)器、進(jìn)位邏輯、編程數(shù)據(jù)存儲單元、數(shù)據(jù)選擇器及其觸發(fā)器、進(jìn)位邏輯、編程數(shù)據(jù)存儲單元、數(shù)據(jù)選擇器及其它控制電路組成。它控制電路組成。在在CLB中有中有2個個4變量函數(shù)發(fā)生器和變量函數(shù)發(fā)生器和1個個3變量函數(shù)發(fā)生變量函數(shù)發(fā)生器。經(jīng)組合后，可實(shí)現(xiàn)器。經(jīng)組合后，可實(shí)現(xiàn)9個變量的組合邏輯函數(shù)。對個變量的組合邏輯函數(shù)。對3變量變量函數(shù)需要函數(shù)需要8位指定代碼編程，位指定代碼編程，4變量函數(shù)要變量函數(shù)要16位指定代碼編位指定代碼編程，通過查表方式設(shè)計(jì)，予以一一對應(yīng)，可獲得眾多的組程，通過查表方式設(shè)計(jì)，予以一一對應(yīng)，可獲得眾多的組合邏輯函數(shù)。合邏輯函數(shù)。三、輸入輸出模塊三、輸入輸出模塊IOB1.引腳用作輸出：引腳用作輸出：內(nèi)部邏輯信號進(jìn)入內(nèi)部邏輯信號進(jìn)入IOB模塊后，通模塊后，通過各級選擇器編