計(jì)算機(jī)組成原理：4-1 數(shù)值的機(jī)器運(yùn)算

1、復(fù)習(xí)思考題81. 根據(jù)操作數(shù)所在位置，指出下列尋址方式： 操作數(shù)的地址在指令中，為操作數(shù)的地址在指令中，為_(kāi)尋址方式尋址方式。 操作操作數(shù)地址在寄存器中，為數(shù)地址在寄存器中，為_(kāi)尋址方式；尋址方式； 操作操作數(shù)地址的地址在指令中，為數(shù)地址的地址在指令中，為_(kāi)尋址方式；尋址方式；2. RISC和和CISC的中文含義分別是的中文含義分別是_ ；3. 控制控制類指令的功能是類指令的功能是_；4. 堆棧是一種特殊的數(shù)據(jù)尋址方式，基于堆棧是一種特殊的數(shù)據(jù)尋址方式，基于_工作原理，按結(jié)構(gòu)分為工作原理，按結(jié)構(gòu)分為_(kāi)和和_；5. 自底向上生成的軟堆棧，出棧時(shí)應(yīng)先將棧頂數(shù)據(jù)自底向上生成的軟堆棧，出棧時(shí)應(yīng)先將棧頂

2、數(shù)據(jù)彈出，再修改棧指針。（彈出，再修改棧指針。（ ）第四章 數(shù)值的機(jī)器運(yùn)算 運(yùn)算器是運(yùn)算器是計(jì)算機(jī)進(jìn)行算邏運(yùn)算計(jì)算機(jī)進(jìn)行算邏運(yùn)算的主要部件，其邏輯結(jié)構(gòu)取決于機(jī)的主要部件，其邏輯結(jié)構(gòu)取決于機(jī)器的指令系統(tǒng)、數(shù)據(jù)表示方法和運(yùn)器的指令系統(tǒng)、數(shù)據(jù)表示方法和運(yùn)算方法等。算方法等。 本章主要討論數(shù)值數(shù)據(jù)在計(jì)算本章主要討論數(shù)值數(shù)據(jù)在計(jì)算機(jī)中實(shí)現(xiàn)算邏運(yùn)算的方法，以及運(yùn)機(jī)中實(shí)現(xiàn)算邏運(yùn)算的方法，以及運(yùn)算部件的基本結(jié)構(gòu)和工作原理。算部件的基本結(jié)構(gòu)和工作原理。第四章 數(shù)值的機(jī)器運(yùn)算4.0 邏輯電路基礎(chǔ)4.1 基本算術(shù)運(yùn)算的實(shí)現(xiàn)4.2 定點(diǎn)加減運(yùn)算4.3 帶符號(hào)數(shù)的移位和舍入操作4.4 定點(diǎn)乘法運(yùn)算4.5 定點(diǎn)除法運(yùn)算4

3、.6 規(guī)格化浮點(diǎn)運(yùn)算4.9 運(yùn)算器和基本組成與實(shí)例 本章學(xué)習(xí)要求n 了解部分n串行加法器串行加法器與并行加法器與并行加法器n運(yùn)算器運(yùn)算器的基本結(jié)構(gòu)的基本結(jié)構(gòu)n 理解部分n進(jìn)位產(chǎn)生和進(jìn)位傳遞的進(jìn)位產(chǎn)生和進(jìn)位傳遞的概念概念n3種溢出檢測(cè)種溢出檢測(cè)方法方法n補(bǔ)碼移位運(yùn)算和常見(jiàn)的舍入操作方法補(bǔ)碼移位運(yùn)算和常見(jiàn)的舍入操作方法n進(jìn)位產(chǎn)生和進(jìn)位傳遞進(jìn)位產(chǎn)生和進(jìn)位傳遞n浮點(diǎn)加減乘除浮點(diǎn)加減乘除運(yùn)算運(yùn)算n 掌握部分n定點(diǎn)數(shù)和浮點(diǎn)數(shù)的加、減法運(yùn)算方法定點(diǎn)數(shù)和浮點(diǎn)數(shù)的加、減法運(yùn)算方法n定點(diǎn)原碼、補(bǔ)碼一位乘法運(yùn)算定點(diǎn)原碼、補(bǔ)碼一位乘法運(yùn)算方法方法n補(bǔ)碼加減交替除法運(yùn)算方法補(bǔ)碼加減交替除法運(yùn)算方法4.0 邏輯電路基礎(chǔ)n

4、邏輯代數(shù)是用于計(jì)算機(jī)邏輯設(shè)計(jì)或用于任何數(shù)字系統(tǒng)邏輯設(shè)計(jì)的數(shù)學(xué)基礎(chǔ)n邏輯代數(shù)與普通代數(shù)的區(qū)別n普通代數(shù)中普通代數(shù)中n任一變量的取值一般為無(wú)限個(gè)n任一變量的取值有大小之分n邏輯代數(shù)中邏輯代數(shù)中n任一變量的取值只有兩個(gè)(真、假)n任一變量的取值并不表示量的大小，而是表示某個(gè)邏輯變量的狀態(tài)情況。與邏輯與邏輯或邏輯或邏輯非邏輯非邏輯+_ABYY=ABY=Y=A+BAAB+Y_A+Y_ABY000011101111ABY000010100111AY0110基本邏輯運(yùn)算邏輯代數(shù)的基本定律n交換律： A+B=B+A AB=BAn結(jié)合律： (A+B)+C=A+(B+C) (AB)C=A (BC)n分配律1: (

5、A+B)C=AC+BCn分配律2: A+BC=(A+B)(A+C) n等冪律： A+A+A=A A A A=An吸收律： A(A+B)=A A+AB=A邏輯代數(shù)的基本定律n基本定律：A+1=1 A+0=A A1 =A A 0=0n摩根定律：BABABABAAAAAAA10nnAAAAAA2121nnAAAAAA2121組合邏輯電路組合邏輯電路n不具備記憶功能不具備記憶功能，任意時(shí)刻的輸出信號(hào)，任意時(shí)刻的輸出信號(hào)僅僅取決取決于該時(shí)刻的輸入信號(hào)，而與電路過(guò)去的電平狀于該時(shí)刻的輸入信號(hào)，而與電路過(guò)去的電平狀態(tài)無(wú)關(guān)態(tài)無(wú)關(guān)。組合邏輯電路組合邏輯電路A1A2AnF1F2Fn時(shí)序邏輯電路n 具有記憶功能，電

6、路的輸出不僅取決于當(dāng)時(shí)的輸入狀況，而且取決于電路的狀態(tài)。n 建立在建立在觸發(fā)器觸發(fā)器的基礎(chǔ)上，如寄存器、計(jì)數(shù)器的基礎(chǔ)上，如寄存器、計(jì)數(shù)器組合邏輯電路組合邏輯電路 A1AnF1Fn存儲(chǔ)電路存儲(chǔ)電路 B1BKCLC1常用邏輯門電路及符號(hào)ABY=AB&與門與門ABY=A+B1或門或門A1AY 或非門或非門與非門與非門異或門異或門非門非門AB1BAYAB&BAYAB=1BAY邏輯表達(dá)式與邏輯電路圖的關(guān)系n根據(jù)邏輯圖寫出邏輯表達(dá)式的方法n按圖逐級(jí)寫出輸出端的邏輯表達(dá)式即可按圖逐級(jí)寫出輸出端的邏輯表達(dá)式即可n例例1：FA ABB ABA&BF1&ABA ABB AB邏輯表達(dá)式與邏輯電路圖的關(guān)系n根據(jù)邏輯表

7、達(dá)式畫出邏輯圖的方法n只要分別用與、或、非、或非、與非、異或門只要分別用與、或、非、或非、與非、異或門電路符號(hào)將邏輯表達(dá)式畫出即可。電路符號(hào)將邏輯表達(dá)式畫出即可。n例例2：YA BA BABA&BF111BABABA根據(jù)真值表寫出邏輯表達(dá)式的方法A B CY0 0 0 00 0 100 1 000 1 111 0 011 0 111 1 011 1 11ABY000010100111Y=ABABY000011101111Y=A+BY=A+BC譯碼器邏輯電路分析舉例BAD 1BAD 0ABD 3BAD 2A1&_ _A A B BB1&D0D1D2D3ABD0D1D2D32 2選選4 4譯碼器邏

8、輯電路分析舉例ABD0D1D2D3001000010100100010110001A1&_ _A A B BB1&真值表真值表 譯碼器譯碼器1. n個(gè)輸入信號(hào)的譯碼器有個(gè)輸入信號(hào)的譯碼器有2n個(gè)輸出信號(hào)個(gè)輸出信號(hào)2. 每個(gè)輸出信號(hào)對(duì)應(yīng)于每個(gè)輸出信號(hào)對(duì)應(yīng)于n個(gè)輸個(gè)輸入信號(hào)的一種編碼入信號(hào)的一種編碼3. 輸出信號(hào)中只有一個(gè)處于輸出信號(hào)中只有一個(gè)處于有效狀態(tài)有效狀態(tài)ABD0D1D2D32 2選選4 4BAD 1ABD 3BAD 2BAD 0多路選擇器邏輯電路分析舉例101ISS001ISS201ISS301ISSS11&_ _S1 S1 S0 S0S01&1I0I3I2I1YS1S0YI0I1I2I

9、34 4選選1 1S1S0YI0I1I2I34選選1多路選擇器多路選擇器在選擇信號(hào)的作用下，從多個(gè)輸入端中選擇一個(gè)作為輸出在選擇信號(hào)的作用下，從多個(gè)輸入端中選擇一個(gè)作為輸出 有n個(gè)選擇信號(hào)的數(shù)據(jù)選擇器從2n個(gè)輸入數(shù)據(jù)線中選擇一個(gè)作為輸出組合電路，邏輯表達(dá)式：多路選擇器邏輯電路分析舉例301201101001ISSISSISSISSYS1S0Y00I001I110I211I3簡(jiǎn)單邏輯電路設(shè)計(jì)舉例“三人表決器”設(shè)計(jì)步驟n畫出真值表n寫出邏輯表達(dá)式n化簡(jiǎn)邏輯表達(dá)式Y(jié) = AB+BC+CAY = AB+(A B)Cn畫出邏輯電路圖A B CY0 0 0 00 0 100 1 000 1 111 0 0

10、01 0 111 1 011 1 114.1 基本算術(shù)運(yùn)算的實(shí)現(xiàn)n加法器n全加器全加器的分析與設(shè)計(jì)的分析與設(shè)計(jì)設(shè)設(shè)X=XnXn-1X1, Y=YnYn-1Y1求算術(shù)運(yùn)算求算術(shù)運(yùn)算 X+Y=？ Si: 本位和本位和Ci-1: 低位向本位低位向本位的的進(jìn)位進(jìn)位 Ci: 本位本位向高位的進(jìn)位向高位的進(jìn)位進(jìn)位輸入進(jìn)位輸入Ci-1，進(jìn)位輸出進(jìn)位輸出CiCiFAXiYiCi-1Si全加器的實(shí)現(xiàn)進(jìn)位輸入進(jìn)位輸入Ci-1，進(jìn)位輸出，進(jìn)位輸出Ci。11111iiiiiiiiiiiiiiiiSX YCX Y CX Y CX YYCXC11111()iiiiiiiiiiCXYCXYCXYX YXCCXYCYCiFA

11、XiYiCi-1SiXi Yi Ci-1Ci Si0 0 0 0 00 0 10 10 1 00 10 1 11 01 0 00 11 0 11 01 1 01 01 1 11 11iiiiCYXS1iiiiiiCYXYXC)(串行進(jìn)位的并行加法器FAXiYiCi-1CiSi向高位進(jìn)位本位和=1=1&CisiCi-1 Xi YiC4FAX4Y4C3S4FAX3Y3C2S3FAX2Y2C1S2FAX1Y1C0S1串行進(jìn)位的串行進(jìn)位的4位并行全加器位并行全加器串行進(jìn)位加法實(shí)現(xiàn)邏輯n個(gè)全加器相連可得個(gè)全加器相連可得n位串行進(jìn)位加法器位串行進(jìn)位加法器各各進(jìn)位信號(hào)是串行從低位逐位傳送到高位進(jìn)位信號(hào)是串行

12、從低位逐位傳送到高位速度慢！速度慢！若一級(jí)全加器的延遲時(shí)間為若一級(jí)全加器的延遲時(shí)間為tyty，則在字長(zhǎng)，則在字長(zhǎng)n n位時(shí)，位時(shí)，從從C0 Cn的最長(zhǎng)延遲時(shí)間為的最長(zhǎng)延遲時(shí)間為2n2ntyty。n滿足下述條件之一，可生滿足下述條件之一，可生成成C1=1：nX1、Y1均為均為“1”; nX1、Y1任一個(gè)為任一個(gè)為“1”, 且進(jìn)位且進(jìn)位C0為為“1”。 可得可得C1的表達(dá)式為：的表達(dá)式為： C1=X1Y1+(X1 Y1)C0先行進(jìn)位加法器n 先行進(jìn)位高位的進(jìn)位不必等低位的進(jìn)位產(chǎn)生高位的進(jìn)位不必等低位的進(jìn)位產(chǎn)生后再形成，高位的進(jìn)位與低位的進(jìn)位同時(shí)產(chǎn)生。后再形成，高位的進(jìn)位與低位的進(jìn)位同時(shí)產(chǎn)生。n 以

13、4位加法器為例，討論進(jìn)位C1、C2、C3和C4的產(chǎn)生條件： 同理同理, 得得Ci的表達(dá)式為：的表達(dá)式為： Ci=XiYi+(Xi Yi)Ci-1 (i=2,3,4)C4FAX4Y4C3S4FAX3Y3C2S3FAX2Y2C1S2FAX1Y1C0S1先行進(jìn)位加法器C1=X1Y1+(X1 Y1)C0C3=X3Y3+(X3 Y3)C2C4=X4Y4+(X4 Y4)C3 n定義兩個(gè)輔助函數(shù)定義兩個(gè)輔助函數(shù)進(jìn)位傳遞函數(shù)進(jìn)位傳遞函數(shù): Pi= Xi Yi 進(jìn)位產(chǎn)生函數(shù)進(jìn)位產(chǎn)生函數(shù): Gi= XiYin將將Pi、Gi代入前面的代入前面的C1C4式，可得：式，可得： C1 = G1 + P1C0 C2 = G

14、2 + P2G1 + P2P1C0 C3 = G3 + P3G2 + P3P2G1 + P3P2P1C0 C4 = G4 + P4G3 + P4P3G2 + P4P3P2G1 + P4P3P2P1C0C2=X2Y2+(X2 Y2)C1C4FAX4Y4C3S4FAX3Y3C2S3FAX2Y2C1S2FAX1Y1C0S1先行進(jìn)位產(chǎn)生電路CLA&1 1 1 1 Pi= Xi Yi Gi= XiYi C1=G1+P1C0 C2=G2+P2G1+ P2P1C0 C3=G3+P3G2+ P3P2G1+ P3P2P1C0 C4=G4+P4G3+ P4P3G2+ P4P3P2G1 +P4P3P2P1C04位并

15、行進(jìn)位加法器（CLA加法器） C1=G1+P1C0 C2=G2+P2 G1+ P2P1C0 C3=G3+P3 G2+ P3 P2 G1+ P3 P2P1C0 C4=G4+P4 G3+ P4P3 G2+ P4P3 P2 G1 +P4P3 P2P1C0 Pi= Xi Yi Gi= XiYi若一級(jí)全加器的延遲時(shí)間為若一級(jí)全加器的延遲時(shí)間為tyty，則在字長(zhǎng)，則在字長(zhǎng)n n位時(shí)，從位時(shí)，從C C0 0 C Cn n的最長(zhǎng)延遲時(shí)間為的最長(zhǎng)延遲時(shí)間為2 2tyty，與字長(zhǎng)無(wú)關(guān)。但硬件與字長(zhǎng)無(wú)關(guān)。但硬件實(shí)現(xiàn)受到限制。實(shí)現(xiàn)受到限制。并行進(jìn)位方式所有各位的進(jìn)位不依賴于其低位的進(jìn)位，并行進(jìn)位方式所有各位的進(jìn)位不依賴于其低位的進(jìn)位，而依賴于最低位的進(jìn)位而依賴于最低位的進(jìn)位C C0 0，各位的進(jìn)位是同時(shí)產(chǎn)生的。各位的進(jìn)位是同時(shí)產(chǎn)生的。FAFAFAFA組間為串行進(jìn)位的16位加法器各加法各加法單元間單元間，進(jìn)位，進(jìn)位信號(hào)串行傳送信號(hào)串行傳送各各加法單元內(nèi)，進(jìn)位加法單元內(nèi)，進(jìn)位信號(hào)并行傳送信號(hào)并行傳送問(wèn)題：?jiǎn)栴}：若若4位先行進(jìn)位加法器位先行進(jìn)位加法器的時(shí)的時(shí)延為延為2ty，則這個(gè)則這個(gè)16位加法器位加法器的總的總時(shí)延是多少？時(shí)延是多少？4位位CLA加法器加法器4位位CLA加法器加法器4位位CLA加法器加法器4位位CL