數(shù)字電路及邏輯設計8-3

1、8.3復雜可編程邏輯器件（CPLD）8.3.1概述概述8.3.2CPLD的基本結(jié)構的基本結(jié)構8.3.3CPLD的分區(qū)陣列結(jié)構的分區(qū)陣列結(jié)構8.3.4典型器件及應用舉例典型器件及應用舉例Complex Programmable Logic Device表8-3-1 部分CPLD產(chǎn)品(1)有有576個邏輯單元；個邏輯單元；(2)有有1 024個可編程邏輯模塊；個可編程邏輯模塊；(3)等效等效6個個PAL22V108.3.1概述概述CPLD大致可以分為兩類，一類是由大致可以分為兩類，一類是由GAL器件發(fā)展而來，器件發(fā)展而來，其主體是其主體是與與陣列和宏單元結(jié)構，稱為陣列和宏單元結(jié)構，稱為CPLD的的

2、基本結(jié)構基本結(jié)構；另一；另一類是類是分區(qū)陣列結(jié)構分區(qū)陣列結(jié)構的的CPLD。8.3.2CPLD的基本結(jié)構的基本結(jié)構共享相鄰乘積項和結(jié)構共享相鄰乘積項和結(jié)構每個邏輯單元中含有兩個每個邏輯單元中含有兩個或或項輸出，而每個項輸出，而每個或或項均由固定項均由固定的幾個乘積項輸入。每個的幾個乘積項輸入。每個或或項輸出均可連接到相鄰的連接單元，項輸出均可連接到相鄰的連接單元，甚至本單元中的兩個甚至本單元中的兩個或或項都可用于相鄰的兩個邏輯單元。項都可用于相鄰的兩個邏輯單元?！半[埋隱埋”觸發(fā)器結(jié)構觸發(fā)器結(jié)構在在CPLD基本結(jié)構的宏單元內(nèi)含有兩個或兩個以上的觸發(fā)基本結(jié)構的宏單元內(nèi)含有兩個或兩個以上的觸發(fā)器，其中

3、只有一個觸發(fā)器可與器，其中只有一個觸發(fā)器可與I/O引出端相連，其余均為引出端相連，其余均為“隱埋隱埋”觸發(fā)器。它們不與觸發(fā)器。它們不與I/O引出端相連，但有自己的內(nèi)部輸入信號，引出端相連，但有自己的內(nèi)部輸入信號，其輸出可以通過相應的緩沖電路反饋到其輸出可以通過相應的緩沖電路反饋到與與陣列，構成較復雜的陣列，構成較復雜的時序電路。時序電路。111C11Q1JRI/ /O輸出選擇輸出選擇反饋選擇反饋選擇極性選擇極性選擇結(jié)構選擇結(jié)構選擇輸出使能輸出使能時鐘時鐘反饋到反饋到邏輯陣列邏輯陣列來自邏輯陣列來自邏輯陣列同步時鐘同步時鐘VCC圖8- -3- -2 觸發(fā)器類型可編程結(jié)構觸發(fā)器類型可編程結(jié)構觸發(fā)器

4、類型可編程結(jié)構通過對輸出觸發(fā)器編程，可實現(xiàn)通過對輸出觸發(fā)器編程，可實現(xiàn)4種不同類型的觸發(fā)器結(jié)構，種不同類型的觸發(fā)器結(jié)構，即即D、T、J- -K和和R- -S觸發(fā)器。它們與邏輯宏單元相配置，可實觸發(fā)器。它們與邏輯宏單元相配置，可實現(xiàn)多種邏輯電路結(jié)構?，F(xiàn)多種邏輯電路結(jié)構。小規(guī)模小規(guī)模PLD互聯(lián)資源互聯(lián)資源(a)(b)(c)圖8- -3- -3 CPLD三種全局互聯(lián)結(jié)構示意8.3.3CPLD的分區(qū)陣列結(jié)構的分區(qū)陣列結(jié)構分區(qū)陣列結(jié)構，即將整個器件分為若干個區(qū)。有的區(qū)包含分區(qū)陣列結(jié)構，即將整個器件分為若干個區(qū)。有的區(qū)包含若干個若干個I/O端、輸入端及規(guī)模較小的端、輸入端及規(guī)模較小的與與、或或陣列和宏單元

5、，相當陣列和宏單元，相當于一個小規(guī)模的于一個小規(guī)模的PLD；有的區(qū)只是完成某些特定的邏輯功能。；有的區(qū)只是完成某些特定的邏輯功能。各區(qū)之間可通過幾種結(jié)構的各區(qū)之間可通過幾種結(jié)構的可編程全局互連總線可編程全局互連總線連接。連接。UIMFFB輸出輸出FBI/ /O模塊模塊FBFFBFBFB輸出輸出I/ /O模塊模塊快速輸入快速輸入圖8- -3- -4 通用互連陣列UIM結(jié)構通用互連陣列通用互連陣列UIM（Universal Interconnect Matrix）結(jié)構）結(jié)構UIM結(jié)構中含有結(jié)構中含有快速功能模塊快速功能模塊FFB和和高集成度功能模塊高集成度功能模塊FB。兩種模塊以及兩種模塊以及I/

6、O模塊通過模塊通過通用互連矩陣通用互連矩陣連接。連接。FFB和和FB都采用都采用GAL型結(jié)構。型結(jié)構。FFB適用適用于快速編（解）碼和高于快速編（解）碼和高速時序邏輯電路；速時序邏輯電路；FB適適用于邏輯功能復雜且對用于邏輯功能復雜且對時序要求不高的場合及時序要求不高的場合及復雜的組合邏輯電路。復雜的組合邏輯電路。采用通用互連矩陣采用通用互連矩陣UIM進行器件內(nèi)部邏輯連接，可保證所進行器件內(nèi)部邏輯連接，可保證所有連接路徑延遲時間相同。有連接路徑延遲時間相同。MAX結(jié)構由邏輯陣列塊結(jié)構由邏輯陣列塊LAB（Logic Array Block）、）、I/O模塊和可編程互連陣列模塊和可編程互連陣列PI

7、A（Programmable Interconnect Array）構成。構成。多陣列矩陣多陣列矩陣MAX（Multiple Array Matrix）結(jié)構）結(jié)構MAX結(jié)構中，每個宏單元有一個可編程的結(jié)構中，每個宏單元有一個可編程的與與陣列陣列和一個固和一個固定的定的或或陣列陣列，以及一個具有獨立可編程時鐘、時鐘使能、清除，以及一個具有獨立可編程時鐘、時鐘使能、清除和置位功能的和置位功能的可配置觸發(fā)器可配置觸發(fā)器。每每16個宏單元組成一組，構成一個靈活的邏輯陣列模塊個宏單元組成一組，構成一個靈活的邏輯陣列模塊LAB。多個。多個LAB通過可編程互連陣列通過可編程互連陣列PIA和全局總線相連。每和

8、全局總線相連。每個個LAB還與相應的還與相應的I/O控制模塊相連，以提供直接的輸入和輸出控制模塊相連，以提供直接的輸入和輸出通道。通道。靈活邏輯單元陣列靈活邏輯單元陣列FLEX（Flexible Logic Element Matrix）結(jié)構結(jié)構FLEX結(jié)構由嵌入陣列塊結(jié)構由嵌入陣列塊EAB、邏輯陣列模塊、邏輯陣列模塊LAB、邏輯、邏輯單元單元LE、I/O單元單元IOE和行列快速互連通道構成。和行列快速互連通道構成。LE是是FLEX結(jié)構中最小的邏輯單元，每個結(jié)構中最小的邏輯單元，每個LE含有一個提供含有一個提供4輸入組合邏輯函數(shù)的查找表輸入組合邏輯函數(shù)的查找表LUT以及一個能提供時序邏輯能力以

9、及一個能提供時序邏輯能力的可編程寄存器。的可編程寄存器。每每8個個LE組成一組，構成一個組成一組，構成一個LAB。每個。每個LAB是獨立的一是獨立的一個模塊，其中的個模塊，其中的LE具有共同的輸入、互連與控制信號。具有共同的輸入、互連與控制信號。EAB由由RAM/ROM和相關的輸入、輸出寄存器構成?？商岷拖嚓P的輸入、輸出寄存器構成。可提供多位片內(nèi)存儲器。供多位片內(nèi)存儲器。LAB和和EAB排成行與列，構成二維邏輯陣排成行與列，構成二維邏輯陣列，內(nèi)部信號的互連是通過行、列快速互連通道和列，內(nèi)部信號的互連是通過行、列快速互連通道和LAB局部互局部互連通道實現(xiàn)的。連通道實現(xiàn)的。其他結(jié)構形式其他結(jié)構形式

10、(1) 大塊結(jié)構大塊結(jié)構全局布線區(qū)全局布線區(qū)GRP可將所有器件內(nèi)的邏輯連接起來，并提供可將所有器件內(nèi)的邏輯連接起來，并提供固定的傳輸延遲時間，以實現(xiàn)時序與器件內(nèi)部邏輯布線無關的固定的傳輸延遲時間，以實現(xiàn)時序與器件內(nèi)部邏輯布線無關的設計。設計。通用邏輯塊通用邏輯塊GLB由由與與陣列、乘積項共享陣列和邏輯宏單元陣列、乘積項共享陣列和邏輯宏單元構成。每個構成。每個GLB相當于一個相當于一個GAL器件，可編程為器件，可編程為5種工作模式，種工作模式，并具有乘積項共享功能。并具有乘積項共享功能。輸入輸入/輸出單元輸出單元IOC可編程為輸入、輸出和雙向模式?？删幊虨檩斎搿⑤敵龊碗p向模式。輸出布線區(qū)輸出布線

11、區(qū)ORP是介于是介于GLB和和IOC之間的可編程互連陣列，之間的可編程互連陣列，以連接以連接GLB輸出到輸出到I/O單元。單元。時鐘發(fā)生器時鐘發(fā)生器I/0單元單元輸出開關矩陣輸出開關矩陣輸入開關矩陣輸入開關矩陣宏單元宏單元邏輯分配器邏輯分配器與與陣列陣列時鐘發(fā)生器時鐘發(fā)生器I/0單元單元輸出開關矩陣輸出開關矩陣輸入開關矩陣輸入開關矩陣宏單元宏單元邏輯分配器邏輯分配器與與陣列陣列時鐘發(fā)生器時鐘發(fā)生器I/0單元單元輸出開關矩陣輸出開關矩陣輸入開關矩陣輸入開關矩陣宏單元宏單元邏輯分配器邏輯分配器與與陣列陣列時鐘發(fā)生器時鐘發(fā)生器I/0單元單元輸出開關矩陣輸出開關矩陣輸入開關矩陣輸入開關矩陣宏單元宏單元

12、邏輯分配器邏輯分配器與與陣列陣列.中中 央央 開開 關關 矩矩 陣陣時鐘時鐘GAL塊塊GAL塊塊圖8- -3- -8 中央開關矩陣結(jié)構(2) 中央開關矩陣結(jié)構中央開關矩陣結(jié)構中央開關矩中央開關矩陣 結(jié) 構 由 多 個陣 結(jié) 構 由 多 個GAL塊塊和一個和一個中央可編程開關中央可編程開關矩陣矩陣互連而成?；ミB而成。接收所有來自專接收所有來自專用輸入和輸入到用輸入和輸入到中央開關矩陣的中央開關矩陣的信號，并將它們信號，并將它們送到各送到各GAL塊。塊。圖8- -3- -9 XC7354的基本結(jié)構UIMFFB1輸出輸出9129FB6219I/O模塊模塊318FB52193FFB2輸出輸出9129F

13、B3219I/O模塊模塊318FB42193快速輸入快速輸入12128.3.4典型器件及應用舉例典型器件及應用舉例（一）（一）XC7354器件器件基本結(jié)構基本結(jié)構XC7354屬于通屬于通用互連陣列用互連陣列UIM結(jié)結(jié)構型器件。由構型器件。由4個高個高集成度功能模塊集成度功能模塊FB和和2個快速功能模塊個快速功能模塊FFB構成，模塊之構成，模塊之間通過通用互連矩間通過通用互連矩陣陣UIM連接。連接。1295&1&12C11DQ2快速時鐘快速時鐘全局高速全局高速輸出使能輸出使能前面宏單元前面宏單元的乘積和的乘積和與與陣列陣列乘積項乘積項控制控制后面宏單元后面宏單元的乘積和的乘積和每

14、個宏單元每個宏單元5個獨享乘積項個獨享乘積項寄存器寄存器透明控制透明控制9個宏單元之一個宏單元之一反饋到反饋到UIM從引出端反饋到從引出端反饋到UIM9個來自個來自FFB宏單元的反饋宏單元的反饋24個來自個來自UIM的輸入的輸入12個快速輸入個快速輸入圖8- -3- -10 XC7354快速功能模塊FFB原理圖S/R(1) 快速功能模塊（快速功能模塊（FFB）24個輸入，每個輸入可從三種輸入信號中選擇。個輸入，每個輸入可從三種輸入信號中選擇。共共45個乘積項，每個乘積項，每5個驅(qū)動個驅(qū)動1個宏單元，其中個宏單元，其中4個經(jīng)個經(jīng)或非或非運算作為觸發(fā)器輸入，第運算作為觸發(fā)器輸入，第5個作為個作為S

15、/R信號。信號。11&1&1C1QC11D/1TQ1D/1T宏單元宏單元N+1S/R宏單元宏單元N快速時鐘快速時鐘來自前面宏單元來自前面宏單元單個乘積項輸出單個乘積項輸出可提供可提供836個個乘積項和輸出乘積項和輸出圖8- -3- -11 快速功能模塊乘積項的擴展每個宏單元的乘積項每個宏單元的乘積項或或門可以利用快速功能模塊的乘積項門可以利用快速功能模塊的乘積項分配電路被擴展，提供乘積項分配的靈活性。將乘積項的和分分配電路被擴展，提供乘積項分配的靈活性。將乘積項的和分配到相鄰宏單元，相當于使乘積項的配到相鄰宏單元，相當于使乘積項的或或門擴展了門擴展了4個輸入，因此個輸入，因此最

16、多可實現(xiàn)最多可實現(xiàn)36個乘積項的復雜邏輯電路。個乘積項的復雜邏輯電路。(2) 高集成度功能模塊（高集成度功能模塊（FB）FB采用采用GAL型結(jié)構，帶有型結(jié)構，帶有可編程乘積項陣列可編程乘積項陣列和和可編程多個可編程多個宏單元宏單元。各各FB通過通過UIM連接，每個連接，每個FB可以從可以從UIM接收接收21個信號，還個信號，還可以從快速外輸入引出端得到可以從快速外輸入引出端得到3個信號。個信號。每個每個FB包含包含9個宏單元，每個宏單元包括個宏單元，每個宏單元包括5個獨享乘積項。個獨享乘積項。每個模塊中還有每個模塊中還有12個共享乘積項，可以被模塊中的任意個共享乘積項，可以被模塊中的任意1個或

17、個或9個宏單元使用。個宏單元使用。算術邏輯單元算術邏輯單元ALU的輸出驅(qū)動一個可編程的輸出驅(qū)動一個可編程D觸發(fā)器，其時觸發(fā)器，其時鐘源是可編程的。鐘源是可編程的。宏單元的輸出除驅(qū)動器件的輸出緩沖器外，還可反饋作為宏單元的輸出除驅(qū)動器件的輸出緩沖器外，還可反饋作為UIM的輸入。的輸入。圖8-3-13 ALU原理圖=11函數(shù)函數(shù)發(fā)生器發(fā)生器&D1D2&進位鏈控制進位鏈控制進位輸入進位輸入去宏單元去宏單元觸發(fā)器觸發(fā)器進位輸出進位輸出乘積項乘積項和和D1乘積項乘積項和和D221DD 21DD 21DD 1D1D21DD 21DD 21DD 21DD 21DD 2D2D21DD 21DD

18、 表8-3-2 2輸入函數(shù)發(fā)生器邏輯功能ALU有兩種編程模式，即有兩種編程模式，即邏輯編程模式邏輯編程模式和和算術編程模式算術編程模式。在邏輯編程模式中，在邏輯編程模式中，ALU是一個是一個2輸入函數(shù)發(fā)生器，輸入函數(shù)發(fā)生器，產(chǎn)生任何產(chǎn)生任何2輸入的邏輯函數(shù)輸入的邏輯函數(shù)；在算術編程模式中，；在算術編程模式中，ALU可被編程為一個具可被編程為一個具有超前進位的全加器，產(chǎn)生有超前進位的全加器，產(chǎn)生2輸入的輸入的算術和算術和或或算術差算術差。超前進位可以在相鄰宏單元傳遞，甚至可以跨越超前進位可以在相鄰宏單元傳遞，甚至可以跨越FB傳遞。傳遞。(3) 通用互連矩陣（通用互連矩陣（UIM）UIM從每個宏單

19、元的輸出端、從每個宏單元的輸出端、I/O引出端和專用輸入引出端引出端和專用輸入引出端上輸入信號，通過無限制的交叉開關對上輸入信號，通過無限制的交叉開關對FB產(chǎn)生產(chǎn)生21個輸出，對個輸出，對FFB產(chǎn)生產(chǎn)生24個輸出。個輸出。各各UIM輸入可通過編程連接到任何輸入可通過編程連接到任何UIM的輸出，信號通過的輸出，信號通過UIM的延遲是固定的，與的延遲是固定的，與UIM內(nèi)部的布線、扇入和扇出無關。內(nèi)部的布線、扇入和扇出無關。(4) I/O模塊模塊宏單元直接通過三態(tài)輸出緩沖器驅(qū)動輸出，每個三態(tài)緩沖宏單元直接通過三態(tài)輸出緩沖器驅(qū)動輸出，每個三態(tài)緩沖器由器由OE乘積項單獨控制。兩個專用快速使能信號可用來代

20、替乘積項單獨控制。兩個專用快速使能信號可用來代替OE乘積項或同乘積項或同OE乘積項一起控制輸出。乘積項一起控制輸出。每個器件信號輸入可以被設置為直通模式、鎖存模式和寄每個器件信號輸入可以被設置為直通模式、鎖存模式和寄存模式。存模式。應用舉例應用舉例例例8- -4用用XC7354器件實現(xiàn)一個器件實現(xiàn)一個4位超前進位加法器。位超前進位加法器。圖8-3- -15 4位超前進位加法器的ALU配置D1D2CinCoutFA0B0D1D2CinCoutFA1B1D1D2CinCoutFA2B2D1D2CinCoutFA3B3宏單元宏單元1寄存器寄存器S0宏單元宏單元2寄存器寄存器S1宏單元宏單元3寄存器寄

21、存器S2宏單元宏單元4寄存器寄存器S3宏單元宏單元5寄存器寄存器Sout4位位超前超前進位進位加法器加法器A0B0A1B1A2B2A3B3CinS0S1S2S3Cout解解使用使用XC7354中一個中一個FB中相鄰的中相鄰的5個宏單元，即可實現(xiàn)個宏單元，即可實現(xiàn)4位超前進位加法器。位超前進位加法器。（二）（二）EPF10K20器件器件基本結(jié)構基本結(jié)構EPF10K20器件采用器件采用SRAM制造工藝和靈活邏輯單元陣列制造工藝和靈活邏輯單元陣列FLEX結(jié)構，主要由嵌入陣列塊結(jié)構，主要由嵌入陣列塊(EAB)、邏輯陣列塊、邏輯陣列塊(LAB)、邏、邏輯單元輯單元(LE)、I/O單元單元(IOE)和行、

22、列快速互連通道構成。和行、列快速互連通道構成。EPF10K20帶有帶有6個個EAB、144個個LAB和和1152個邏輯單元，個邏輯單元，最大最大I/O數(shù)目為數(shù)目為189，嵌入陣列塊，嵌入陣列塊EAB可提供可提供12288位存儲器。位存儲器。 EPF10K20還包含還包含6個專用輸入引出端，可用于高速全局控制信個專用輸入引出端，可用于高速全局控制信號。號。(1) 邏輯單元（邏輯單元（LE）邏輯單元邏輯單元LE（Logic Element）是）是EPF10K20結(jié)構中最小的結(jié)構中最小的邏輯單位。邏輯單位。查找表查找表LUT進位鏈進位鏈級聯(lián)鏈級聯(lián)鏈置位置位/復位復位邏輯邏輯1DATA1DATA2DA

23、TA3DATA4進位輸入進位輸入級聯(lián)輸入級聯(lián)輸入可編程觸發(fā)器可編程觸發(fā)器PRn1DC1ENACLRnQ到快速到快速互聯(lián)通道互聯(lián)通道到到LAB局部局部互聯(lián)通道互聯(lián)通道時鐘選擇時鐘選擇進位輸出進位輸出級聯(lián)輸出級聯(lián)輸出LABCTRL1LABCTRL2全局復位全局復位LABCTRL3LABCTRL4圖8-3- -16 EPF10K20邏輯單元每個每個LE含有一個含有一個4輸入查找表輸入查找表LUT，能快速產(chǎn)生，能快速產(chǎn)生4變量的任變量的任意邏輯函數(shù)輸出。意邏輯函數(shù)輸出。LE還包括一個帶同步使能的可編程觸發(fā)器和還包括一個帶同步使能的可編程觸發(fā)器和一個進位鏈、一個級聯(lián)鏈。一個進位鏈、一個級聯(lián)鏈。LE產(chǎn)生兩

24、個輸出，可獨立進行控制。產(chǎn)生兩個輸出，可獨立進行控制。14輸入輸入LUT圖8-3- -17 EPF10K20邏輯單元正常工作模式&1DC1ENAQ到快速到快速互聯(lián)通道互聯(lián)通道到局部到局部互聯(lián)通道互聯(lián)通道級聯(lián)輸入級聯(lián)輸入進位輸入進位輸入DATA1DATA2DATA3DATA4級聯(lián)輸出級聯(lián)輸出進位鏈和級聯(lián)鏈可連接鄰近的進位鏈和級聯(lián)鏈可連接鄰近的LE而不占用局部互連通道。而不占用局部互連通道。進位鏈適用于實現(xiàn)高速計數(shù)器和加法器，級聯(lián)鏈可實現(xiàn)最小時進位鏈適用于實現(xiàn)高速計數(shù)器和加法器，級聯(lián)鏈可實現(xiàn)最小時延的多輸出邏輯函數(shù)。延的多輸出邏輯函數(shù)。EPF10K20邏輯單元有邏輯單元有4種工作模式，即種

25、工作模式，即正常模式正常模式、運算模運算模式式、加加/減計數(shù)模式減計數(shù)模式和和可清除的計數(shù)模式可清除的計數(shù)模式，每種模式對，每種模式對LE資源的資源的使用不同。使用不同。nQ3nQ2nQ113 nQ12 nQ11 nQ表8-3- -3 五進制計數(shù)器狀態(tài)轉(zhuǎn)移表例例8- -5用查找表用查找表LUT結(jié)構實現(xiàn)一個五進制計數(shù)器。結(jié)構實現(xiàn)一個五進制計數(shù)器。解解用當前狀態(tài)作為地址碼，輸出寄存器作為地址寄存器，用當前狀態(tài)作為地址碼，輸出寄存器作為地址寄存器，采用查找表采用查找表LUT實現(xiàn)五進制計數(shù)器結(jié)構如下：實現(xiàn)五進制計數(shù)器結(jié)構如下：輸出輸出寄存器寄存器LUT1 LUT2 LUT300000101001110

26、0nQ3nQ2nQ113 nQ12 nQ11 nQD1D2D3地址碼地址碼001010011100000地址碼表地址碼表圖8-3- -18 LUT實現(xiàn)五進制計數(shù)器結(jié)構圖4LE14LE24LE34LE44LE54LE64LE74LE882446222248164816LAB局部互連局部互連LAB控制信號控制信號進位輸出進位輸出級聯(lián)輸出級聯(lián)輸出列互連列互連列到列到行互連行互連直接輸入和全局信號直接輸入和全局信號行互連行互連圖8-3- -19 EPF10K20邏輯陣列塊LAB(2) 邏輯陣列塊（邏輯陣列塊（LAB）一個一個LAB包括包括8個個LE、與相鄰、與相鄰LAB相連的進位鏈和級聯(lián)鏈、相連的進位

27、鏈和級聯(lián)鏈、LAB控制信號以及控制信號以及LAB局部互連通道。局部互連通道。進位輸入進位輸入級聯(lián)輸入級聯(lián)輸入(3) 嵌入陣列塊（嵌入陣列塊（EAB）EAB是由輸入和輸出端帶有寄存器的片內(nèi)是由輸入和輸出端帶有寄存器的片內(nèi)RAM/ROM構成。構成。EAB相當于一個大規(guī)模的查找表，可編程快速實現(xiàn)多位數(shù)字乘相當于一個大規(guī)模的查找表，可編程快速實現(xiàn)多位數(shù)字乘法器、數(shù)字濾波器和微控制器等復雜邏輯功能，比一般外存儲法器、數(shù)字濾波器和微控制器等復雜邏輯功能，比一般外存儲器具有更大的靈活性。器具有更大的靈活性。每個每個EAB的輸入與行互連通道相連，的輸入與行互連通道相連，EAB輸出驅(qū)動行互連輸出驅(qū)動行互連通道或

28、列互連通道，未使用的行互連通道可由列互連通道驅(qū)動。通道或列互連通道，未使用的行互連通道可由列互連通道驅(qū)動。應用舉例應用舉例例例8- -6采用采用EPF10K20器件的進位鏈結(jié)構，實現(xiàn)器件的進位鏈結(jié)構，實現(xiàn)n位超前位超前進位加法器。進位加法器。LUT進位鏈進位鏈A1B1寄存器寄存器S1LUT進位鏈進位鏈A2B2寄存器寄存器S2LE1LE2進位輸入進位輸入LUT進位鏈進位鏈AnBn寄存器寄存器SnLUT進位鏈進位鏈寄存器寄存器進位進位輸出輸出LEnLEn+1圖8-3- -21 EPF10K20進位鏈邏輯關系示例解解采用采用n+1個個LE實現(xiàn)實現(xiàn)n位全加器的進位鏈邏輯關位全加器的進位鏈邏輯關系。系。

29、n個個LUT產(chǎn)生兩個輸入產(chǎn)生兩個輸入信號信號Ai、Bi和進位信號的和，和進位信號的和，并將和送到并將和送到LE的輸出端；同的輸出端；同時進位鏈產(chǎn)生一個進位信號，時進位鏈產(chǎn)生一個進位信號，直接送到高直接送到高1位的進位輸入位的進位輸入端。最后的進位信號接到一端。最后的進位信號接到一個個LE，產(chǎn)生一個，產(chǎn)生一個n位加法器位加法器的進位輸出信號。的進位輸出信號。2568 RAM2568 RAM25616 RAM5124 RAM5124 RAM5128 RAM(a)(b)圖8-3- -22 EAB存儲器組合配置示例例例8- -7用用EPF10K20器件的器件的EAB存儲器配置一個存儲器配置一個2561

30、6和和5128的的RAM。解解EPF10K20器件中每個器件中每個EAB片內(nèi)存儲器有片內(nèi)存儲器有2048位，共位，共有有6個個EAB，最大可提供，最大可提供20486=12288位位RAM。每個。每個EAB可配可配置成置成4種基本結(jié)構，即種基本結(jié)構，即2568、5124、10242或或20481。CPLD的主要性能特點：的主要性能特點：(1) 可進行多次編程、改寫和擦除?？蛇M行多次編程、改寫和擦除。(2) 具有高密度、高速度、高可靠性和低功耗的特點。具有高密度、高速度、高可靠性和低功耗的特點。(3) I/O端數(shù)和內(nèi)含觸發(fā)器可多達數(shù)百個，集成度高。端數(shù)和內(nèi)含觸發(fā)器可多達數(shù)百個，集成度高。(4)

31、有靈活多樣的邏輯結(jié)構，可滿足各種數(shù)字電路系統(tǒng)設有靈活多樣的邏輯結(jié)構，可滿足各種數(shù)字電路系統(tǒng)設計的需要。計的需要。(5) 內(nèi)部時間延遲與器件結(jié)構和邏輯連接無關，各模塊之內(nèi)部時間延遲與器件結(jié)構和邏輯連接無關，各模塊之間提供了固定延時的快速互連通道，可預測時間延遲，易于消間提供了固定延時的快速互連通道，可預測時間延遲，易于消除競爭冒險現(xiàn)象。除競爭冒險現(xiàn)象。(6) 對于采用對于采用SRAM工藝的工藝的CPLD，需要進行數(shù)據(jù)配置才可，需要進行數(shù)據(jù)配置才可以完成設計要求的功能，斷電后，配置數(shù)據(jù)自動消失。以完成設計要求的功能，斷電后，配置數(shù)據(jù)自動消失。(7) 有多位加密位，可杜絕編程數(shù)據(jù)的非法抄襲。有多位加

32、密位，可杜絕編程數(shù)據(jù)的非法抄襲。&1從其他輸入及反饋端來從其他輸入及反饋端來圖8- -3- -1 共享相鄰乘積項和的結(jié)構&1宏單元宏單元n- -1&1&1&1&至至n- -1宏單元宏單元1至至n+ +1宏單元宏單元選通選通開關開關1宏單元宏單元n宏單元宏單元n+ +1PIALABBI/O控制塊控制塊I/ /O引出端引出端.LABDI/O控制塊控制塊I/ /O引出端引出端.LABAI/O控制塊控制塊I/ /O引出端引出端.LABCI/O控制塊控制塊I/ /O引出端引出端.輸入輸入/ /全局時鐘全局時鐘輸入輸入/ /使能使能/ /全局時鐘全局時鐘輸入輸入/ /使能使能輸入輸入/ /全局復位全局復位圖8- -3- -5 多陣列矩陣MAX結(jié)構EABEABIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE.IOEIOE.IOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE.IOEIOE.邏輯陣列邏輯陣列邏輯陣列塊邏輯