實(shí)驗(yàn)五組合邏輯電路設(shè)計(jì)

1、EDA課程課程 實(shí)驗(yàn)四實(shí)驗(yàn)四組合邏輯電路設(shè)計(jì)組合邏輯電路設(shè)計(jì)EDA課組一、實(shí)驗(yàn)?zāi)康模阂?、?shí)驗(yàn)?zāi)康模?、掌握組合邏輯電路設(shè)計(jì)原理及組合邏輯電路設(shè)計(jì)原理及特點(diǎn)；2、學(xué)習(xí)使用組合邏輯電路設(shè)計(jì)使用組合邏輯電路設(shè)計(jì)方法；二、實(shí)驗(yàn)內(nèi)容二、實(shí)驗(yàn)內(nèi)容2、通過仿真軟件進(jìn)行驗(yàn)證仿真通過仿真軟件進(jìn)行驗(yàn)證仿真 。1、 設(shè)計(jì)幾種典型組合邏輯電路系統(tǒng)；設(shè)計(jì)幾種典型組合邏輯電路系統(tǒng)；三、實(shí)驗(yàn)原理三、實(shí)驗(yàn)原理1、組合邏輯電路概念：、組合邏輯電路概念：是由門電路組合而成的具有某種功能的電路，電路中沒有記憶單元，沒有反饋是由門電路組合而成的具有某種功能的電路，電路中沒有記憶單元，沒有反饋電路，輸入決定輸出。電路，輸入決定輸出。組

2、合邏輯電路x1x2xiy1y2yj每個(gè)輸出變量是輸入變量的邏輯函每個(gè)輸出變量是輸入變量的邏輯函數(shù)，每個(gè)時(shí)刻的輸出狀態(tài)僅與當(dāng)時(shí)數(shù)，每個(gè)時(shí)刻的輸出狀態(tài)僅與當(dāng)時(shí)輸入有關(guān)，與輸入的原狀態(tài)無關(guān)。輸入有關(guān)，與輸入的原狀態(tài)無關(guān)。),(),(),(2121221121ijiixxxfyxxxfyxxxfyj下面觀察已做過的實(shí)驗(yàn)特點(diǎn)下面觀察已做過的實(shí)驗(yàn)特點(diǎn)這個(gè)這個(gè)數(shù)字選擇電路數(shù)字選擇電路仿真結(jié)果說明仿真結(jié)果說明y的輸出完全由輸入決定，輸出同步隨輸入而的輸出完全由輸入決定，輸出同步隨輸入而變，這就是組合電路特征。變，這就是組合電路特征。這個(gè)這個(gè)二進(jìn)制半加器電路二進(jìn)制半加器電路仿真結(jié)果說明仿真結(jié)果說明so與與co的

3、輸出完全由輸入決定，輸出同的輸出完全由輸入決定，輸出同步隨輸入而變，這就是組合電路特征。步隨輸入而變，這就是組合電路特征。實(shí)際邏輯問題真值表邏輯表達(dá)式最簡（或最合理）邏輯表達(dá)式邏輯圖化簡變換2、組合邏輯電路設(shè)計(jì)方法、組合邏輯電路設(shè)計(jì)方法傳統(tǒng)邏輯電路設(shè)計(jì)方法傳統(tǒng)邏輯電路設(shè)計(jì)方法Verilog HDL邏輯電路設(shè)計(jì)方法邏輯電路設(shè)計(jì)方法只需根據(jù)實(shí)際的邏輯功能用只需根據(jù)實(shí)際的邏輯功能用Verilog HDL語言對其進(jìn)行描述，然后仿真語言對其進(jìn)行描述，然后仿真得到結(jié)果，觀察是否符合實(shí)際邏輯功能。得到結(jié)果，觀察是否符合實(shí)際邏輯功能。組合邏輯電路可采用組合邏輯電路可采用結(jié)構(gòu)描述、數(shù)據(jù)流描述和行為描述方法結(jié)構(gòu)描

4、述、數(shù)據(jù)流描述和行為描述方法實(shí)現(xiàn)，實(shí)現(xiàn)，一般采用后面兩種方法，特殊情況采用結(jié)構(gòu)描述。一般采用后面兩種方法，特殊情況采用結(jié)構(gòu)描述。三、實(shí)驗(yàn)步驟三、實(shí)驗(yàn)步驟1、設(shè)計(jì)一個(gè)二進(jìn)制數(shù)字比較器，比較輸入數(shù)據(jù)、設(shè)計(jì)一個(gè)二進(jìn)制數(shù)字比較器，比較輸入數(shù)據(jù)a與與b的大的大小，并分別輸出到小，并分別輸出到x，y和和z。輸入輸出abx(a=b)y(ab)00100010101000111100由上面真值表可知其邏輯關(guān)系為：bazbayabbax,結(jié)構(gòu)描述：結(jié)構(gòu)描述：采用內(nèi)部邏輯實(shí)例化調(diào)用方式描述采用內(nèi)部邏輯實(shí)例化調(diào)用方式描述module bj (a,b,x,y,z);input a,b;output x,y,z;wir

5、e not_a,not_b,F,G;not(not_b,b); not(not_a,a);and(F,not_a,not_b); and(G,a,b);or(x,F,G);and(y,not_a,b); and(z,a,not_b);endmodulebazbayababx,調(diào)用門元件的格式為：調(diào)用門元件的格式為：門元件名字門元件名字 （）其中普通門的端口列表按下面的順序列出：其中普通門的端口列表按下面的順序列出：（輸出，輸入（輸出，輸入1，輸入，輸入2，輸入，輸入3）；）；比如：比如：and a1(out,in1,in2,in3); /三輸入與門三輸入與門or a2(out,in1,in2,

6、in3); /三輸入或門三輸入或門not N1(out1,out2,in); /1個(gè)輸入個(gè)輸入in，2個(gè)輸出個(gè)輸出out1,out2非門非門可以通過邏輯電路圖輸入進(jìn)行設(shè)計(jì)，下面通過可以通過邏輯電路圖輸入進(jìn)行設(shè)計(jì)，下面通過Verilog HDL軟件軟件進(jìn)行電進(jìn)行電路功能描述來完成設(shè)計(jì)。路功能描述來完成設(shè)計(jì)。數(shù)據(jù)流描述：數(shù)據(jù)流描述：常采用如下連續(xù)賦值語句：常采用如下連續(xù)賦值語句：assigndelay LHS_net=RHS_expression;建立工程及文件建立工程及文件comp2_1，方法同前面實(shí)驗(yàn)。，方法同前面實(shí)驗(yàn)。module comp2_1(x,y,z,a,b); input a ,b

7、; output x,y,z; assign x=(a=b)?1:0;/條件操作符？ assign y=(ab)?1:0;endmodule*也可以采用邏輯表達(dá)式進(jìn)行編寫也可以采用邏輯表達(dá)式進(jìn)行編寫assign x=(a&b)| (a&b)assign y=a&bassign z= a&b可以觀察到圖中輸入狀態(tài)完全決定輸出狀態(tài)！輸出同步跟可以觀察到圖中輸入狀態(tài)完全決定輸出狀態(tài)！輸出同步跟隨輸入而變！隨輸入而變！行為描述：行為描述：常采用如下方式語句常采用如下方式語句always (輸入?yún)?shù))module comp2_2(x,y,z,a,b); input a ,

8、b; output x,y,z; reg x,y,z;always (a,b) begin if (a=b) begin x=1b1;y=1b0;z=1b0;end else if (ab) begin y=1b1;x=1b0;z=1b0;end else begin z=1b1;x=1b0;y=1b0;end end endmodulemodule comp2_1(x,y,z,a,b); input a ,b; output x,y,z;assign x=(a=b);assign y=(ab);endmodule2、編解碼器設(shè)計(jì)、編解碼器設(shè)計(jì)是一種二進(jìn)制數(shù)字編碼形式，利用是一種二進(jìn)制數(shù)字編碼

9、形式，利用4個(gè)二個(gè)二進(jìn)制單元存儲(chǔ)一位十進(jìn)制的數(shù)碼，使得二進(jìn)進(jìn)制單元存儲(chǔ)一位十進(jìn)制的數(shù)碼，使得二進(jìn)制與十進(jìn)制轉(zhuǎn)換得以快速進(jìn)行。制與十進(jìn)制轉(zhuǎn)換得以快速進(jìn)行。BCD碼有多碼有多種編碼方式，現(xiàn)采用種編碼方式，現(xiàn)采用8421碼編碼。碼編碼。如圖如圖in0in9代表對應(yīng)代表對應(yīng)09共共10個(gè)數(shù)字輸入端，輸入高電個(gè)數(shù)字輸入端，輸入高電平為有效輸入，平為有效輸入，out0out3對對應(yīng)輸出的應(yīng)輸出的BCD碼。碼。BCD碼編碼器in0in2in3in4out0out1out2out3in1in5in6in7in9in8輸入端口輸入端口輸出端口輸出端口in0in1in2in3in4in5in6in7in8in9o

10、ut0out1out2out310000000000000010000000000010010000000001000010000000011000010000001000000010000010100000010000110000000010001110000000010100000000000011001BCD編碼器真值表編碼器真值表由由BCD碼真值表可得其輸入與輸出的邏輯關(guān)系為：碼真值表可得其輸入與輸出的邏輯關(guān)系為：out0=in8+in9out1=in4+in5+in6+in7out2=in2+in3+in6+in7out3=in1+in3+in5+in7+in9可以根據(jù)上述輸入與輸出

11、的邏輯關(guān)系采用可以根據(jù)上述輸入與輸出的邏輯關(guān)系采用結(jié)構(gòu)描述和數(shù)據(jù)結(jié)構(gòu)描述和數(shù)據(jù)流描述流描述實(shí)現(xiàn)該實(shí)現(xiàn)該BCD編碼器邏輯電路功能。編碼器邏輯電路功能。module BCD_Enc(in,out);input9:0 in;output3:0 out; reg3:0out; always (in) /always過程語句過程語句 begin case(in) 10b00_0000_0001:out=0; 10b00_0000_0010:out=1; 10b00_0000_0100:out=2; 10b00_0000_1000:out=3; 10b00_0001_0000:out=4; 10b00_0

12、010_0000:out=5; 10b00_0100_0000:out=6; 10b00_1000_0000:out=7; 10b01_0000_0000:out=8; 10b10_0000_0000:out=9; endcase endendmoduleBCD碼編碼器程序：采用行為描述實(shí)現(xiàn)編碼邏輯電路功能碼編碼器程序：采用行為描述實(shí)現(xiàn)編碼邏輯電路功能仿真結(jié)果如圖：仿真結(jié)果如圖：可見輸出完全由輸入決定，為組合邏輯電路。可見輸出完全由輸入決定，為組合邏輯電路。module bcd_enc(in,out); input9:0in; output3:0out; assign out=func_enc

13、(in); /函數(shù)調(diào)用 function 3:0 func_enc; /函數(shù)定義 input9:0 in; case(in) 10b00_0000_0001:func_enc=0; 10b00_0000_0010:func_enc=1; 10b00_0000_0100:func_enc=2; 10b00_0000_1000:func_enc=3; 10b00_0001_0000:func_enc=4; 10b00_0010_0000:func_enc=5; 10b00_0100_0000:func_enc=6; 10b00_1000_0000:func_enc=7; 10b01_0000_00

14、00:func_enc=8; 10b10_0000_0000:func_enc=9;endcaseendfunctionendmodule也可以通過以下函數(shù)調(diào)用方法實(shí)現(xiàn)：也可以通過以下函數(shù)調(diào)用方法實(shí)現(xiàn)：實(shí)驗(yàn)報(bào)告作業(yè) 給出詳細(xì)BCD解碼器設(shè)計(jì)過程。BCD碼譯碼器in0in2in3in4out0out1out2out3in1in5in6in7in9in8BCD碼譯碼器的輸入為碼譯碼器的輸入為BCD碼，輸出為對應(yīng)的碼，輸出為對應(yīng)的09的數(shù)字。正是編的數(shù)字。正是編碼器的相反過程。采用三種邏輯電路描述方法設(shè)計(jì)實(shí)現(xiàn)。碼器的相反過程。采用三種邏輯電路描述方法設(shè)計(jì)實(shí)現(xiàn)。3、BCD譯碼器參考程序設(shè)計(jì)module

15、 bcd_dec(in,out); input3:0in; output9:0; out;out err; assign err,out=func_dec(in); /函數(shù)調(diào)用 function 10:0 func_dec; /函數(shù)定義 input3:0 in; case(in) 0 :func_enc=1b0,10b00_0000_0001 ; 1:func_enc=1b0,10b00_0000_0010 ; 2:func_enc =1b0,10b00_0000_0100 ; 3:func_enc =1b0,10b00_0000_1000 ; 4:func_enc=1b0,10b00_0001_0000 ; 5:func_enc=1b0,10b00_0010_0000 ; 6:func_enc=1b0,10b00_0100_0000 ; 7:func_enc=1b0,10b00_1000_0000 ; 8:func_enc =1b0,10b01_0000_0000 ; 9:func_enc=1b0,10b10_0000_0000 ; default:func_enc=1b1,10b00_0000_0000 ;/出錯(cuò)時(shí)err為1 endcaseendfunctionendmodulemodule add4_bcd(cout,sum,ina,inb,cin);input c