IC Layout6_07 design process

1、版圖是版圖是IC設(shè)計(jì)的最后階段的產(chǎn)物，芯片中所有器設(shè)計(jì)的最后階段的產(chǎn)物，芯片中所有器件及互連線都以二維幾何圖形形式確切定位在版圖中。件及互連線都以二維幾何圖形形式確切定位在版圖中。是針對(duì)特定類(lèi)型的設(shè)計(jì)方式，定義的關(guān)于是針對(duì)特定類(lèi)型的設(shè)計(jì)方式，定義的關(guān)于如何實(shí)現(xiàn)設(shè)計(jì)的一系列的步驟（包括一整套的如何實(shí)現(xiàn)設(shè)計(jì)的一系列的步驟（包括一整套的設(shè)計(jì)工具）。設(shè)計(jì)工具）。結(jié)論結(jié)論：所要設(shè)計(jì)的芯片類(lèi)型和芯片上的不同模塊所要設(shè)計(jì)的芯片類(lèi)型和芯片上的不同模塊決定了要使用的流程。決定了要使用的流程。IntroductionChip: tens of millions of transistors or more Des

2、ign shifts from ASIC/board to systemSystem on a BoardSystem on a chipuPFPGAMPEGASICATMROMROMSWSWSWSWPCBuP CoreSRAMROMATMMPEGROMFPGAGlue LogicA/D BlockPCBSOCSystem-on-a chip is possible(the whole system is built in a single chip)ROMDRAMSwitchFabricCPUDSPFPGASRAMFlashSoC Example標(biāo)準(zhǔn)標(biāo)準(zhǔn)模擬模擬 標(biāo)準(zhǔn)標(biāo)準(zhǔn)邏輯邏輯RAMROM

3、微微處理處理器器全定制全定制門(mén)門(mén)陣陣列列宏宏單元單元FPGA標(biāo)準(zhǔn)標(biāo)準(zhǔn)單元單元單片單片IC標(biāo)準(zhǔn)標(biāo)準(zhǔn)IC專(zhuān)用專(zhuān)用IC二者不同之處二者不同之處：專(zhuān)用專(zhuān)用IC是按專(zhuān)用特性而設(shè)計(jì)和制造的，其用是按專(zhuān)用特性而設(shè)計(jì)和制造的，其用戶(hù)可在設(shè)計(jì)等級(jí)和戶(hù)可在設(shè)計(jì)等級(jí)和/或通過(guò)配置來(lái)確定電路的功能?；蛲ㄟ^(guò)配置來(lái)確定電路的功能。 與其他標(biāo)準(zhǔn)與其他標(biāo)準(zhǔn)IC的設(shè)計(jì)流程也有一定差異；的設(shè)計(jì)流程也有一定差異；結(jié)論結(jié)論：微處理器的設(shè)計(jì)流程，通常會(huì)微處理器的設(shè)計(jì)流程，通常會(huì)明確定義其中明確定義其中的每一步的每一步，并，并在較高的抽象層次上進(jìn)行檢驗(yàn)在較高的抽象層次上進(jìn)行檢驗(yàn)；通過(guò)證實(shí)后，進(jìn)入通過(guò)證實(shí)后，進(jìn)入標(biāo)準(zhǔn)全定制設(shè)計(jì)標(biāo)準(zhǔn)全定制設(shè)

4、計(jì)流程。流程。高高層層次次描描述述門(mén)門(mén)級(jí)級(jí)描述描述Soft-MacroPlacement邏邏輯綜輯綜合合Soft-MacroFormation物物理理綜綜合合高高層次層次綜綜合合邏邏輯輯描描述述 只有在方案經(jīng)過(guò)證實(shí)后，才能進(jìn)入標(biāo)準(zhǔn)全定只有在方案經(jīng)過(guò)證實(shí)后，才能進(jìn)入標(biāo)準(zhǔn)全定制設(shè)計(jì)流程。制設(shè)計(jì)流程。2、芯片體系結(jié)構(gòu)、芯片體系結(jié)構(gòu)（行為級(jí)仿真）（行為級(jí)仿真）3、數(shù)字仿真、數(shù)字仿真（功能仿真）（功能仿真）4、電路圖設(shè)計(jì)、電路圖設(shè)計(jì)（晶體管級(jí)仿真）（晶體管級(jí)仿真）5、版圖設(shè)計(jì)、版圖設(shè)計(jì)6、交付生產(chǎn)、交付生產(chǎn)首先，確定芯片的首先，確定芯片的功功能、性能、允許的芯能、性能、允許的芯片片面積和成本；面積和成本

5、；其次，對(duì)體系結(jié)構(gòu)、其次，對(duì)體系結(jié)構(gòu)、邏輯結(jié)構(gòu)、電路結(jié)構(gòu)邏輯結(jié)構(gòu)、電路結(jié)構(gòu)等等每一層次進(jìn)行精心設(shè)每一層次進(jìn)行精心設(shè)計(jì)計(jì);最后，進(jìn)行全定制最后，進(jìn)行全定制版版圖設(shè)計(jì)。圖設(shè)計(jì)。1、芯片功能規(guī)范、芯片功能規(guī)范書(shū)圖書(shū)圖4.1 針對(duì)微處理器的全定制流程針對(duì)微處理器的全定制流程 芯片體系結(jié)構(gòu)芯片體系結(jié)構(gòu)確定每一功能模塊的劃分；確定每一功能模塊的劃分；確定模塊間的連接方式；確定模塊間的連接方式；行為仿真；行為仿真； 數(shù)字仿真數(shù)字仿真驗(yàn)證芯片的體系結(jié)構(gòu)；驗(yàn)證芯片的體系結(jié)構(gòu)； 電路圖設(shè)計(jì)電路圖設(shè)計(jì)確定功能模塊的具體電路的設(shè)計(jì)；確定功能模塊的具體電路的設(shè)計(jì)；驗(yàn)證各模塊設(shè)計(jì)的功能性和性能；驗(yàn)證各模塊設(shè)計(jì)的功能性和性

6、能；優(yōu)化各種設(shè)計(jì)對(duì)性能的影響；優(yōu)化各種設(shè)計(jì)對(duì)性能的影響； 版圖設(shè)計(jì)版圖設(shè)計(jì)設(shè)計(jì)每一個(gè)晶體管的版圖；設(shè)計(jì)每一個(gè)晶體管的版圖；優(yōu)化電路參數(shù)；優(yōu)化電路參數(shù)； 交付生產(chǎn)交付生產(chǎn)設(shè)計(jì)驗(yàn)證；設(shè)計(jì)驗(yàn)證；準(zhǔn)備圖形數(shù)據(jù)；準(zhǔn)備圖形數(shù)據(jù)；4.3.1 DSP4.3.2ASIC是是按專(zhuān)用特性而設(shè)計(jì)和制造按專(zhuān)用特性而設(shè)計(jì)和制造的，其用戶(hù)可的，其用戶(hù)可在設(shè)計(jì)等級(jí)和在設(shè)計(jì)等級(jí)和/或通過(guò)配置來(lái)確定電路的功能?；蛲ㄟ^(guò)配置來(lái)確定電路的功能。 設(shè)計(jì)偏重于邏輯結(jié)構(gòu)；設(shè)計(jì)偏重于邏輯結(jié)構(gòu)； 普遍采用基于普遍采用基于HDL的設(shè)計(jì)方法；的設(shè)計(jì)方法； 版圖設(shè)計(jì)基于單元版圖設(shè)計(jì)基于單元/模塊；模塊； 采用先進(jìn)的布局布線工具；采用先進(jìn)的布局布線工具

7、；1、體系結(jié)構(gòu)、體系結(jié)構(gòu)/行為級(jí)設(shè)計(jì)行為級(jí)設(shè)計(jì)2、寄存器傳輸級(jí)、寄存器傳輸級(jí)(RTL)設(shè)計(jì)設(shè)計(jì)3、邏輯設(shè)計(jì)、邏輯設(shè)計(jì)4、邏輯、邏輯/時(shí)序優(yōu)化時(shí)序優(yōu)化（綜合）（綜合）5、布局布線、布局布線6、時(shí)序提取、時(shí)序提取首先，根據(jù)芯片的設(shè)計(jì)首先，根據(jù)芯片的設(shè)計(jì)說(shuō)明和設(shè)計(jì)指標(biāo)確定芯說(shuō)明和設(shè)計(jì)指標(biāo)確定芯片的體系結(jié)構(gòu)；片的體系結(jié)構(gòu)；其次，對(duì)其次，對(duì)RTL、邏輯層、邏輯層次進(jìn)行設(shè)計(jì)和優(yōu)化；次進(jìn)行設(shè)計(jì)和優(yōu)化；最后，進(jìn)行自動(dòng)化版最后，進(jìn)行自動(dòng)化版圖設(shè)計(jì)。圖設(shè)計(jì)。7、信號(hào)分析、信號(hào)分析8、交付生產(chǎn)、交付生產(chǎn)書(shū)圖書(shū)圖4.2 詳細(xì)的詳細(xì)的ASIC設(shè)計(jì)流程設(shè)計(jì)流程 芯片體系結(jié)構(gòu)芯片體系結(jié)構(gòu)確定每一功能模塊的劃分；確定每一功能

8、模塊的劃分；確定模塊間的連接方式；確定模塊間的連接方式； 邏輯設(shè)計(jì)邏輯設(shè)計(jì)驗(yàn)證預(yù)定設(shè)計(jì)的行為級(jí)模型；驗(yàn)證預(yù)定設(shè)計(jì)的行為級(jí)模型；驗(yàn)證體系結(jié)構(gòu)的功能性；（功能仿真）驗(yàn)證體系結(jié)構(gòu)的功能性；（功能仿真） RTL級(jí)設(shè)計(jì)級(jí)設(shè)計(jì)開(kāi)發(fā)系統(tǒng)級(jí)和開(kāi)發(fā)系統(tǒng)級(jí)和RTL級(jí)的級(jí)的HDL代碼；代碼；檢驗(yàn)檢驗(yàn)HDL代碼；代碼； 邏輯邏輯/時(shí)序優(yōu)化時(shí)序優(yōu)化實(shí)現(xiàn)與實(shí)現(xiàn)與HDL代碼對(duì)應(yīng)的具體邏輯結(jié)構(gòu)；代碼對(duì)應(yīng)的具體邏輯結(jié)構(gòu)；實(shí)現(xiàn)邏輯時(shí)序的優(yōu)化；實(shí)現(xiàn)邏輯時(shí)序的優(yōu)化；（綜合、時(shí)序仿真）（綜合、時(shí)序仿真） 布局布線布局布線實(shí)現(xiàn)自動(dòng)化的版圖設(shè)計(jì)；實(shí)現(xiàn)自動(dòng)化的版圖設(shè)計(jì)；版圖優(yōu)化；版圖優(yōu)化； 交付生產(chǎn)交付生產(chǎn)設(shè)計(jì)驗(yàn)證；設(shè)計(jì)驗(yàn)證；準(zhǔn)備圖形數(shù)據(jù)；

9、準(zhǔn)備圖形數(shù)據(jù)； 時(shí)序提取時(shí)序提取提取和計(jì)算版圖設(shè)計(jì)后的連線的時(shí)序；提取和計(jì)算版圖設(shè)計(jì)后的連線的時(shí)序；提取寄生參數(shù)；提取寄生參數(shù)；反標(biāo)到網(wǎng)表文件中；反標(biāo)到網(wǎng)表文件中； 信號(hào)分析信號(hào)分析對(duì)新的網(wǎng)表文件進(jìn)行后仿真；對(duì)新的網(wǎng)表文件進(jìn)行后仿真；（時(shí)序仿真）（時(shí)序仿真） 交付生產(chǎn)交付生產(chǎn)設(shè)計(jì)驗(yàn)證；設(shè)計(jì)驗(yàn)證；準(zhǔn)備圖形數(shù)據(jù)；準(zhǔn)備圖形數(shù)據(jù)；Test GenerationDesign VerificationTiming VerificationSimulationFloorplanningLogic PartitioningDie PlanningLogicSynthesisLogic Design andSi

10、mulationBehavioral Level DesignBack EndBack End FlowGlobal PlacementDetail PlacementClock Tree Synthesisand RoutingGlobal RoutingDetail RoutingPower/Ground Stripes, Rings RoutingExtraction and Delay Calc. Timing VerificationLVSDRCERCIO Pad PlacementSimulation Front End第第一一階階段段設(shè)設(shè)計(jì)計(jì)的的轉(zhuǎn)轉(zhuǎn)換換第第二二階階段段設(shè)設(shè)計(jì)計(jì)的

11、的實(shí)實(shí)現(xiàn)現(xiàn)PG第三階段第三階段加工制造加工制造通用芯片；通用芯片；功能簡(jiǎn)單；功能簡(jiǎn)單；產(chǎn)量大；產(chǎn)量大； 其工藝通常比其他產(chǎn)品領(lǐng)先一代，依賴(lài)于其工藝通常比其他產(chǎn)品領(lǐng)先一代，依賴(lài)于工藝特性；工藝特性； 版圖設(shè)計(jì)采用版圖設(shè)計(jì)采用全定制方式全定制方式面積面積；控制邏輯；控制邏輯 結(jié)構(gòu)重復(fù)性較高；結(jié)構(gòu)重復(fù)性較高； 版圖設(shè)計(jì)優(yōu)先；版圖設(shè)計(jì)優(yōu)先； 存儲(chǔ)器是面積密集型的。存儲(chǔ)器是面積密集型的。1、規(guī)范、規(guī)范2、芯片和存儲(chǔ)器、芯片和存儲(chǔ)器體系結(jié)構(gòu)體系結(jié)構(gòu)3、版圖輸入、版圖輸入4、版圖驗(yàn)證、版圖驗(yàn)證5、版圖參數(shù)提取、版圖參數(shù)提取7、電路驗(yàn)證、電路驗(yàn)證首先，確定芯片和首先，確定芯片和存存儲(chǔ)器的體系結(jié)構(gòu)；儲(chǔ)器的體系結(jié)

12、構(gòu)；然后，從存儲(chǔ)單元然后，從存儲(chǔ)單元開(kāi)開(kāi)始版圖設(shè)計(jì)；構(gòu)建外始版圖設(shè)計(jì)；構(gòu)建外圍圍模塊和控制邏輯；模塊和控制邏輯；最后，進(jìn)行電路設(shè)最后，進(jìn)行電路設(shè)計(jì)計(jì)和驗(yàn)證。和驗(yàn)證。6、電路輸入、電路輸入8、交付生產(chǎn)、交付生產(chǎn)書(shū)圖書(shū)圖4.6 存儲(chǔ)器存儲(chǔ)器IC的設(shè)計(jì)流程的設(shè)計(jì)流程Source: ARMDesign Flow of SoC (1/3)DesignHouseEDAVendorLibraryVendorIPVendorFoundryAssembly &TestSystemHouseYou are hereDesign Flow of SoC (2/3)SystemArchitectC/C+Sof

13、twareDesignerC/C+HardwareDesignerHDLMarketing & SalesRequirementsExecutable IP SpecSpecificationSpecificationDesign Flow of SoC (3/3)“H/W and S/W development concurrently : functionality, timing, physical design, and verification”Specification Requirements Hardware: 1. Functionality 2. Timing 3.

14、 Performance 4. Interface to SW 5. Physical design issues such as area and power Software: 1. Functionality 2. Timing 3. Performance 4. Interface to HW 5. SW structure and kernelSpecification Problem1. The first part of the design process2. It is very difficult to develop a complete and clear spec.

15、quickly for SOC design3. Clear and early documenting is very important SpecificationDesign for use:Good codeGood documentation and thorough commentingRobust scriptsWell-designed verification environmentDesign for reuse:Robust designDesigned to solve a general problem Designed for use in multiple tec

16、hnologies (soft IPs: for different libraries; hard IPs: for different technology)4. Designed for simulation with different simulators (HDLs)5. Verified independently6. Fully documented in terms of appropriate applications and restrictionsKey Points for Reusable DesignSystem Design Flow Waterfall vs.

17、 SpiralWaterfall: the project transition from phase to phase in a step function, never returning to the activities of the previous phaseThe whole process is done by different design teamsWork well in the design up to 100k gates and down to .5uWork bad for large, deep submicron designsLarge systems m

18、ust develop the hardware and software concurrently to ensure correct system functionalityPhysical design issues must be considered early to meet the performance goalsSpiral: work on multiple aspects of the design simultaneously, incrementally improving in each areaParallel and concurrent development

19、 of hardware and softwareParallel verification and synthesis of modulesFloorplaning and routing in the synthesis process.Modules developed only if a predefined hard or soft macro is not available.5. Planned iteration throughoutTo implement SOC, spiral development model is adopted.In other words, a m

20、ixture of top-down and bottom-up methodologies is used Spiral Design Flow (1/2) Spiral Design Flow (2/2) SYSTEM DESIGN AND VERIFICATIONPhysicalspecification:area, power,clock treedesignPreliminaryfloorplanUpdatedfloorplansUpdatedfloorplansTrialplacementTimingspecification:I/O timing,clockfrequencyBl

21、ock timingspecificationBlocksynthesisTop-levelsynthesisHardwarespecification:Algorithmdevelopment& macrodecompositionBlockselection/designTop-levelverificationBlockverificationTop-levelHDLSoftwarespecification:ApplicationprototypedevelopmentApplicationprototypetestingApplicationtestingApplicatio

22、ndevelopmentApplicationtestingTimePHYSICALTIMINGHARDWARESOFTWAREFinal place and routeTapeoutSystem Design Process Most contents referred to “Reuse methodology manual for system-on-a-chip designs,” Kluwer Academic, Michael Keating. 是全定制、是全定制、ASIC、存儲(chǔ)器流程的混合流程；、存儲(chǔ)器流程的混合流程； 層次化的版圖設(shè)計(jì)（版圖規(guī)劃）；層次化的版圖設(shè)計(jì)（版圖規(guī)劃）；

23、 模塊級(jí)仿真和驗(yàn)證；模塊級(jí)仿真和驗(yàn)證；微處理器微處理器存儲(chǔ)器存儲(chǔ)器輸入輸入/輸出輸出控制控制存儲(chǔ)器存儲(chǔ)器控制控制視頻視頻解碼器解碼器總線橋總線橋定時(shí)器定時(shí)器通用通用I/O中斷中斷控制控制UART外部外部存儲(chǔ)器存儲(chǔ)器高速總線高速總線低速總線低速總線 傳統(tǒng)的自頂向下的方法轉(zhuǎn)變?yōu)樽皂斚蛳潞妥詡鹘y(tǒng)的自頂向下的方法轉(zhuǎn)變?yōu)樽皂斚蛳潞妥缘紫蛏匣旌系姆椒?；底向上混合的方法；設(shè)計(jì)規(guī)范設(shè)計(jì)規(guī)范系統(tǒng)建模系統(tǒng)建模RTL編碼編碼功能驗(yàn)證功能驗(yàn)證綜合綜合時(shí)序驗(yàn)證時(shí)序驗(yàn)證系統(tǒng)構(gòu)系統(tǒng)構(gòu)架架物理綜合物理綜合/布局布線布局布線物理驗(yàn)證物理驗(yàn)證原型建立和測(cè)試原型建立和測(cè)試交付系統(tǒng)集成和軟件測(cè)試交付系統(tǒng)集成和軟件測(cè)試寄存器寄存器傳輸

24、級(jí)傳輸級(jí)綜合綜合物理設(shè)物理設(shè)計(jì)計(jì) 物理級(jí)物理級(jí)設(shè)計(jì)規(guī)范設(shè)計(jì)規(guī)范 預(yù)規(guī)劃預(yù)規(guī)劃修訂規(guī)劃修訂規(guī)劃修訂規(guī)劃修訂規(guī)劃 預(yù)布局預(yù)布局系統(tǒng)設(shè)計(jì)和驗(yàn)證系統(tǒng)設(shè)計(jì)和驗(yàn)證 時(shí)序時(shí)序設(shè)計(jì)規(guī)范設(shè)計(jì)規(guī)范模塊時(shí)序模塊時(shí)序規(guī)范規(guī)范頂層綜合頂層綜合 硬件硬件設(shè)計(jì)規(guī)范設(shè)計(jì)規(guī)范模塊驗(yàn)證模塊驗(yàn)證頂層頂層HDL頂層驗(yàn)證頂層驗(yàn)證 軟件軟件設(shè)計(jì)規(guī)范設(shè)計(jì)規(guī)范 物理綜合物理綜合最終布局布線最終布局布線投片投片模塊選擇模塊選擇/設(shè)計(jì)設(shè)計(jì)應(yīng)用原型應(yīng)用原型測(cè)試測(cè)試模塊綜合模塊綜合 和布局和布局應(yīng)用系統(tǒng)應(yīng)用系統(tǒng)開(kāi)發(fā)開(kāi)發(fā) 應(yīng)用系統(tǒng)應(yīng)用系統(tǒng)測(cè)試測(cè)試 應(yīng)用系統(tǒng)應(yīng)用系統(tǒng)測(cè)試測(cè)試 物理物理時(shí)序時(shí)序硬件硬件軟件軟件時(shí)時(shí)間間 算法開(kāi)發(fā)算法開(kāi)發(fā)與模塊分解與模塊分解

25、應(yīng)用原型應(yīng)用原型開(kāi)發(fā)開(kāi)發(fā)創(chuàng)建系統(tǒng)設(shè)計(jì)規(guī)范創(chuàng)建系統(tǒng)設(shè)計(jì)規(guī)范開(kāi)發(fā)行為級(jí)模型開(kāi)發(fā)行為級(jí)模型細(xì)化和測(cè)試行為級(jí)模型細(xì)化和測(cè)試行為級(jí)模型確定軟確定軟/硬件劃分硬件劃分開(kāi)發(fā)硬件結(jié)構(gòu)模型開(kāi)發(fā)硬件結(jié)構(gòu)模型開(kāi)發(fā)原型軟件開(kāi)發(fā)原型軟件細(xì)化和測(cè)試結(jié)構(gòu)級(jí)模型細(xì)化和測(cè)試結(jié)構(gòu)級(jí)模型（軟（軟/硬件協(xié)同仿真）硬件協(xié)同仿真）劃分可實(shí)現(xiàn)模塊劃分可實(shí)現(xiàn)模塊劃分軟件模塊劃分軟件模塊模塊模塊1設(shè)計(jì)規(guī)范設(shè)計(jì)規(guī)范模塊模塊2設(shè)計(jì)規(guī)范設(shè)計(jì)規(guī)范2、電路輸入、電路輸入3、電路驗(yàn)證、電路驗(yàn)證4、版圖設(shè)計(jì)、版圖設(shè)計(jì)5、版圖設(shè)計(jì)驗(yàn)證、版圖設(shè)計(jì)驗(yàn)證6、版圖參數(shù)提取、版圖參數(shù)提取首先，根據(jù)規(guī)范首先，根據(jù)規(guī)范輸入和驗(yàn)證電路；輸入和驗(yàn)證電路；1、芯片功能規(guī)范、芯片

26、功能規(guī)范其次，進(jìn)行版圖其次，進(jìn)行版圖設(shè)計(jì)和版圖驗(yàn)證；設(shè)計(jì)和版圖驗(yàn)證；最后，進(jìn)行版圖最后，進(jìn)行版圖參數(shù)提取和后仿真；參數(shù)提取和后仿真；7、投片、投片設(shè)計(jì)規(guī)范設(shè)計(jì)規(guī)范行為級(jí)設(shè)計(jì)行為級(jí)設(shè)計(jì)RTL級(jí)設(shè)計(jì)級(jí)設(shè)計(jì)芯片版圖設(shè)計(jì)芯片版圖設(shè)計(jì)設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證產(chǎn)生產(chǎn)生PG數(shù)據(jù)數(shù)據(jù)邏輯設(shè)計(jì)邏輯設(shè)計(jì)電路設(shè)計(jì)電路設(shè)計(jì)晶體管晶體管/單元單元版圖設(shè)計(jì)版圖設(shè)計(jì)芯片布局設(shè)計(jì)芯片布局設(shè)計(jì)設(shè)計(jì)指標(biāo)設(shè)計(jì)指標(biāo)電參數(shù)電參數(shù)版圖設(shè)計(jì)規(guī)則版圖設(shè)計(jì)規(guī)則產(chǎn)生測(cè)試圖形產(chǎn)生測(cè)試圖形是一種以是一種以“人人”為主導(dǎo)，同時(shí)為主導(dǎo)，同時(shí)借借助于計(jì)算機(jī)的幫助助于計(jì)算機(jī)的幫助而迅速準(zhǔn)確地完成而迅速準(zhǔn)確地完成電路設(shè)計(jì)和版圖設(shè)計(jì)的方法，稱(chēng)之為電路設(shè)計(jì)和版圖設(shè)計(jì)的方

27、法，稱(chēng)之為計(jì)算機(jī)輔助設(shè)計(jì)計(jì)算機(jī)輔助設(shè)計(jì)。 計(jì)算機(jī)在人的控制下進(jìn)行人工難以完成的計(jì)算機(jī)在人的控制下進(jìn)行人工難以完成的方案的輸入、模擬評(píng)價(jià)、設(shè)計(jì)驗(yàn)證和數(shù)據(jù)方案的輸入、模擬評(píng)價(jià)、設(shè)計(jì)驗(yàn)證和數(shù)據(jù)處理等工作；處理等工作； 所謂的所謂的IC CAD就是要就是要由人和計(jì)算機(jī)通由人和計(jì)算機(jī)通過(guò)過(guò)CAD這一工作模式共同完成這一工作模式共同完成IC的設(shè)計(jì)。的設(shè)計(jì)。設(shè)計(jì)系統(tǒng)：從全手工設(shè)計(jì)系統(tǒng)：從全手工 = CAD = EDA是指在設(shè)計(jì)者控制下，計(jì)算機(jī)能根據(jù)集是指在設(shè)計(jì)者控制下，計(jì)算機(jī)能根據(jù)集成電路的設(shè)計(jì)指標(biāo)要求，成電路的設(shè)計(jì)指標(biāo)要求，自動(dòng)完成電路設(shè)計(jì)自動(dòng)完成電路設(shè)計(jì)和版圖設(shè)計(jì)和版圖設(shè)計(jì)任務(wù)，稱(chēng)之為任務(wù)，稱(chēng)之為電子設(shè)計(jì)自動(dòng)化電子設(shè)計(jì)自動(dòng)化。 操作的協(xié)同性操作的協(xié)同性 即利用對(duì)所有工具都有用的中間結(jié)果，可在多即利用對(duì)所有工具都有用的中間結(jié)果，可在多窗口的環(huán)境下同時(shí)運(yùn)行多個(gè)工具。窗口的環(huán)境下同時(shí)運(yùn)行多個(gè)工