EDA試題庫(kù)建設(shè)--結(jié)果

1、EDA式題庫(kù)建設(shè)70%基礎(chǔ)題，20%中檔題，10%提高題（試題容量：20套試卷，其中每套試題填空題10空（每空2分），選擇題10題（每題2分），簡(jiǎn)答題4題（每題5分），分析題2題（每題10分），設(shè)計(jì)題2題（每題10分）?；A(chǔ)題部分填空題（140空）1一般把EDA技術(shù)的發(fā)展分為（CAD）、（CAE）和（EDA）三個(gè)階段。2EDA設(shè)計(jì)流程包括（設(shè)計(jì)準(zhǔn)備）、（設(shè)計(jì)輸入）、（設(shè)計(jì)處理）和（器件編程）四個(gè)步驟。3時(shí)序仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件并完成布局、布線之后進(jìn)行的時(shí)序關(guān)系仿真,因此又稱為（功能仿真）。4VHDL的數(shù)據(jù)對(duì)象包括（變量）、（常量）和（信號(hào)），它們是用來(lái)存放各種類型數(shù)據(jù)的容器。

2、5圖形文件設(shè)計(jì)結(jié)束后一定要通過(guò)（仿真），檢查設(shè)計(jì)文件是否正確。6.以EDA方式設(shè)計(jì)實(shí)現(xiàn)的電路設(shè)計(jì)文件，最終可以編程下載到（FPGA）或者（CPLD）芯片中，完成硬件設(shè)計(jì)和驗(yàn)證。7. MAX+PLUS的文本文件類型是（.VHD）。8. 在PC上利用VHDL進(jìn)行項(xiàng)目設(shè)計(jì)，不允許在（根目錄）下進(jìn)行，必須在根目錄為設(shè)計(jì)建立一個(gè)工程目錄。9. VHDL源程序的文件名應(yīng)與（實(shí)體名）相同，否則無(wú)法通過(guò)編譯。10. 常用EDA的設(shè)計(jì)輸入方式包括（文本輸入方式）、（圖形輸入方式）、（波形輸入方式）。11. 在VHDL程序中，（實(shí)體）和（結(jié)構(gòu)體）是兩個(gè)必須的基本部分。12. 將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具

3、軟件稱為（HDL綜合器）。13、VHDL的數(shù)據(jù)對(duì)象分為（常量）、（變量）和（信號(hào)）3類。14、VHDL的操作符包括（算術(shù)運(yùn)算符）和（符號(hào)運(yùn)算符）。15、常用硬件描述語(yǔ)言有（VerilogHDL）、（AHDL）以及（VHDL）。16、VHDL基本語(yǔ)句有（順序語(yǔ)句）、（并行語(yǔ)句）和屬性自定義語(yǔ)句。17、VHDL同或邏輯操作符是（XNOR）。18、原理圖文件類型后綴名是（.GDF），VerilogHDL語(yǔ)言文本文件類型的后綴名是（.V）。19、十六進(jìn)制數(shù)16#E#E1對(duì)應(yīng)的十進(jìn)制數(shù)值是（224）。20、一個(gè)完整的VHDL程序應(yīng)包含三個(gè)基本部分，即庫(kù)文件說(shuō)明、（程序包應(yīng)用說(shuō)明）和（實(shí)體和結(jié)構(gòu)體說(shuō)明）。

4、21、VHDL不等于關(guān)系運(yùn)算符是（/=）。22、STD_LOGIC_1164程序包是（IEEE）庫(kù)中最常用的程序包。23. 文本輸入是指采用（硬件描述語(yǔ)言）進(jìn)行電路設(shè)計(jì)的方式。24. 當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描述語(yǔ)言包括（vhdl）和（verilog）。25. 采用PLD進(jìn)行的數(shù)字系統(tǒng)設(shè)計(jì)，是基于（芯片）的設(shè)計(jì)或稱之為（自底向上）的設(shè)計(jì)。26. 硬件描述語(yǔ)言HDL給PLD和數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了更新的設(shè)計(jì)方法和理念，產(chǎn)生了目前最常用的并稱之為（自頂向下）的設(shè)計(jì)法。27. EDA工具大致可以分為（設(shè)計(jì)輸入編輯器）、（仿真器）、（hdl綜合器）、（適配器）以及（下載器）等5個(gè)模塊。28將

5、硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（綜合器）。29用MAX+plusII輸入法設(shè)計(jì)的文件不能直接保存在（根目錄）上，因此設(shè)計(jì)者在進(jìn)入設(shè)計(jì)之前，應(yīng)當(dāng)在計(jì)算機(jī)中建立保存設(shè)計(jì)文件的（工程）。30.若在MAX+plusll集成環(huán)境下，執(zhí)行原理圖輸入設(shè)計(jì)方法，應(yīng)選擇（blockdiagram/Schematic）命令方式。31若在MAX+plusll集成環(huán)境下，執(zhí)行文本輸入設(shè)計(jì)方法，應(yīng)選擇（.vhd）方式。32maxplus2max2libprim是MAX+plusll（基本）元件庫(kù)，其中包括（門(mén)電路）、（觸發(fā)器）、（電源）、（輸入）、（輸出）等元件。33maxplus2max2libmf是函

6、數(shù)元件庫(kù)，包括（加法器）、（編碼器）、（譯碼器）、（數(shù)據(jù)選擇器數(shù)據(jù)）、（移位寄存器）等74系列器件。34圖形文件設(shè)計(jì)結(jié)束后一定要通過(guò)（編譯），檢查設(shè)計(jì)文件是否正確。35在MAX+plusll集成環(huán)境下可以執(zhí)行（生成元件）命令，為通過(guò)編譯的圖形文件產(chǎn)生一個(gè)元件符號(hào)。這個(gè)元件符號(hào)可以被用于其他的圖形文件設(shè)計(jì)，以實(shí)現(xiàn)（多層次）的系統(tǒng)電路設(shè)計(jì)。36. 執(zhí)行MAX+p1usIl的“TimlngAnalyzer命令，可以設(shè)計(jì)電路輸入與輸出波形間的（延時(shí)量）。37. 指定設(shè)計(jì)電路的輸入輸出端口與目標(biāo)芯片引腳的連接關(guān)系的過(guò)程稱為（端口映射）。38MAX+plusII的波形文件類型是（.swf）。39層次化設(shè)計(jì)

7、是將一個(gè)大的設(shè)計(jì)項(xiàng)目分解為若干個(gè)（子項(xiàng)目）或者若干個(gè)（層次）來(lái)完成的。先從（頂層）的電路設(shè)計(jì)開(kāi)始，然后在（頂層）的設(shè)計(jì)中逐級(jí)調(diào)用（底層）的設(shè)計(jì)結(jié)果，直至實(shí)現(xiàn)系統(tǒng)電路的設(shè)計(jì)。40. 一個(gè)項(xiàng)目的輸入輸出端口是定義在（實(shí)體中）中。41. 描述項(xiàng)目具有邏輯功能的是（結(jié)構(gòu)體）。42. 關(guān)鍵字ARCHITECTURE定義的是（結(jié)構(gòu)體）。43. 1987標(biāo)準(zhǔn)的VHDL語(yǔ)言對(duì)大小寫(xiě)（不敏感）。44. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符必須以（英文字母）開(kāi)頭。45. VHDL語(yǔ)言中變量定義的位置是（結(jié)構(gòu)體中特定位置）。46. VHDL語(yǔ)言中信號(hào)定義的位置是（結(jié)構(gòu)體中特定位置）。47. 變量賦值號(hào)是（:=）

8、,信號(hào)賦值號(hào)是（<=）。48IF語(yǔ)句屬于（順序）語(yǔ)句。49LOOP語(yǔ)句屬于（順序）語(yǔ)句。50PROCESS語(yǔ)句屬于（并行）語(yǔ)句。51CASE語(yǔ)句屬于（順序）語(yǔ)句。52.EDA的中文含義是（電子設(shè)計(jì)自動(dòng)化）。53可編程邏輯器件的英文簡(jiǎn)稱是（PLD）。54. 現(xiàn)場(chǎng)可編程門(mén)陣列的英文簡(jiǎn)稱是（FPGA）。55. 在EDA中，ISP的中文含義是（在系統(tǒng)編程）。56. EPF10K20TC144-4具有（144）個(gè)管腳。57. MAXPLUSII中原理圖的后綴是（.GDF）。58. VHDL語(yǔ)言共支持四種常用庫(kù)，其中（WORK）庫(kù)是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)。59. 在EDA工具中，能將硬件描述語(yǔ)

9、言轉(zhuǎn)換為硬件電路的重要工具軟件稱為（綜合器）。60. 在VHDL的CASE語(yǔ)句中，條件句中的“=>不是操作符號(hào)，它只相當(dāng)與（THEN）作用。61. assign>pin/locationchip命令是MAXPLUSII軟件中（引腳鎖定）的命令。62. 在VHDL中，可以用語(yǔ)句（clock'eventandclock=）表示檢測(cè)clock下降沿。63. 在VHDL中，語(yǔ)句”FORIIN0TO7LOOP定義循環(huán)次數(shù)為（8）次。64. 在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由（順序）語(yǔ)句組成的。65. 執(zhí)行MAX+PLUSII的（Simulator）命令，可以對(duì)設(shè)計(jì)的電路進(jìn)行仿真

10、。66. 執(zhí)行MAX+PLUSII的（Compiler）命令，可以對(duì)設(shè)計(jì)的電路進(jìn)行編譯。67. 執(zhí)行MAX+PLUSII的（Programmer）命令，可以對(duì)設(shè)計(jì)的電路進(jìn)行下載。68. 在VHDL中，PROCESS本身是（并行）語(yǔ)句。69. 在元件例化語(yǔ)句中，用（=>）符號(hào)實(shí)現(xiàn)名稱映射，將例化元件端口聲明語(yǔ)句中的信號(hào)與PORTMAP中的信號(hào)名關(guān)聯(lián)起來(lái)。70. 在MAX+PLUSII集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要作用是（被高層次電路設(shè)計(jì)調(diào)用）。71. 在MAX+PLUSII工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫(kù)建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取和編程文件匯編等操作，并檢查設(shè)

11、計(jì)文件是否正確的過(guò)程稱為（綜合）。72在VHDL中，IF語(yǔ)句中至少應(yīng)有1個(gè)條件句，條件句必須由（BOOLEAN）表達(dá)式構(gòu)成。73. 在VHDL中（變量）不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。74. 在VHDL中，一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè)（結(jié)構(gòu)體）。75. 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有（9）種邏輯值。76在VHDL中，用語(yǔ)句（clock'EVENTANDclock='1'）表示clock的上升沿。77. 仿真是對(duì)電路設(shè)計(jì)的一種（間接的）檢測(cè)方法。78. QuartusII中建立設(shè)計(jì)項(xiàng)目的菜單是（“File”宀“NewProj

12、ectWizard”79. 執(zhí)行QuartusII的（Create/Update/CreateSymbolFilesforCurrentFile）命令，可以為設(shè)計(jì)電路建立一個(gè)元件符號(hào)。80. 使用QuartusII的圖形編輯方式輸入的電路原理圖文件必須通過(guò)（編譯）才能進(jìn)行仿真驗(yàn)證81. QuartusII的波形文件當(dāng)中設(shè)置仿真時(shí)間的命令是（Edit/TimeBar）。82. 完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（組合邏輯電路）。83. 描述項(xiàng)目具有邏輯功能的是（結(jié)構(gòu)體）。84. protel原理圖設(shè)計(jì)時(shí)，按下（Q）鍵可實(shí)現(xiàn)英制和公制的轉(zhuǎn)換。85在VHDL語(yǔ)言的程序中，注釋使用（-）符號(hào)。86. protel原理圖設(shè)計(jì)時(shí)，按下（E+M+M鍵）快捷鍵可實(shí)現(xiàn)移動(dòng)功能”。87. 在放置元器件的過(guò)程按下（TAB）鍵可以調(diào)出元件屬性對(duì)話框。88. 40mil大約等于（0.001）m。A、B、0.001cmC、0.001inchD、0.001mm89. 通常所說(shuō)的幾層板指的是（鉆孔圖層）的層數(shù)。90. 執(zhí)行（AlignTop）命令操作，元器件按頂端對(duì)齊。91. 執(zhí)行（AlignBottom）命令操作，元器件按底端對(duì)