《數字電子技術基礎》第5章.時序邏輯電路

1、5.1 5.1 時序電路的基本概念時序電路的基本概念5.2 5.2 基于觸發(fā)器的時序電路分析基于觸發(fā)器的時序電路分析5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器 5.5 5.5 集成計數器集成計數器 第第5 5章章 時序邏輯電路時序邏輯電路5.65.6基于基于MSIMSI時序電路的分析和設計時序電路的分析和設計圖圖5.1.1 5.1.1 時序邏輯電路時序邏輯電路 5.1 5.1 時序電路的基本概念時序電路的基本概念5.1.1 時序電路的結構及邏輯方程表表5.1.1 5.1.1 狀態(tài)轉換表（狀態(tài)轉換表（1 1） 5.

2、1 5.1 時序電路的基本概念時序電路的基本概念5.1.2 狀態(tài)轉換表與狀態(tài)轉換圖1.1.狀態(tài)轉換表狀態(tài)轉換表圖圖5.1.2 5.1.2 狀態(tài)轉換圖狀態(tài)轉換圖 5.1 5.1 時序電路的基本概念時序電路的基本概念2.2.狀態(tài)轉換圖狀態(tài)轉換圖圖圖5.1.4 5.1.4 同步時序電路與異步時序電路同步時序電路與異步時序電路 5.1 5.1 時序電路的基本概念時序電路的基本概念5.1.3 時序電路的分類1.1.同步時序電路與異步時序電路同步時序電路與異步時序電路 有的時序電路的輸出不有的時序電路的輸出不僅與存儲電路輸出的原狀態(tài)僅與存儲電路輸出的原狀態(tài)有關，而且和電路的輸入信有關，而且和電路的輸入信號

3、有關。而另一些時序電路號有關。而另一些時序電路僅與存儲電路輸出的原狀態(tài)僅與存儲電路輸出的原狀態(tài)有關。前者稱為米萊型有關。前者稱為米萊型（MealyMealy）電路，后者稱為）電路，后者稱為摩爾型（摩爾型（MooreMoore）電路。）電路。 5.1 5.1 時序電路的基本概念時序電路的基本概念2.2.米萊電路與摩爾電路米萊電路與摩爾電路圖圖5.1.6 5.1.6 自啟動狀態(tài)圖與非自啟動狀態(tài)圖自啟動狀態(tài)圖與非自啟動狀態(tài)圖3.3.自啟動電路自啟動電路 5.1 5.1 時序電路的基本概念時序電路的基本概念5.2 5.2 基于觸發(fā)器的時序電路分析基于觸發(fā)器的時序電路分析5.2.1 時序電路的分析步驟

4、例例5.2.15.2.1試分析圖試分析圖5.2.15.2.1所示時序電路的邏輯功能，并說明所示時序電路的邏輯功能，并說明電路性質（同步或異步、摩爾或米萊、能否自啟動）。電路性質（同步或異步、摩爾或米萊、能否自啟動）。 解：（解：（1 1）外加時鐘信號）外加時鐘信號CPCP并聯在電路中所有觸發(fā)器的時并聯在電路中所有觸發(fā)器的時鐘端，且觸發(fā)方式一致鐘端，且觸發(fā)方式一致, ,是同步時序電路。根據給定的時序電路是同步時序電路。根據給定的時序電路，忽略觸發(fā)器時鐘信號列寫各觸發(fā)器激勵方程和輸出方程。圖，忽略觸發(fā)器時鐘信號列寫各觸發(fā)器激勵方程和輸出方程。圖5 5.2.1.2.1同步時序電路沒有輸入信號，輸出函

5、數只與存儲電路的輸同步時序電路沒有輸入信號，輸出函數只與存儲電路的輸出狀態(tài)有關，可以確定是摩爾型電路。出狀態(tài)有關，可以確定是摩爾型電路。5.2 5.2 基于觸發(fā)器的時序電路分析基于觸發(fā)器的時序電路分析5.2.2 同步時序電路的分析舉例1.1.摩爾型同步時序電路的分析摩爾型同步時序電路的分析圖圖5.2.1 5.2.1 例例5.2.15.2.1時序電路時序電路5.2 5.2 基于觸發(fā)器的時序電路分析基于觸發(fā)器的時序電路分析 （2）將每個觸發(fā)器的激勵方程代入對應觸發(fā)器的特征方程 ，得到各觸發(fā)器的狀態(tài)方程。 （3）列狀態(tài)轉換表、畫狀態(tài)轉換圖和時序波形圖。狀態(tài)轉換表如表5.2.1，將3個觸發(fā)器的所有組合

6、寫在第1列原態(tài)上。根據狀態(tài)方程寫出對應的現態(tài)值，如0號觸發(fā)器的現態(tài)是0號原態(tài)的非，所以將0號觸發(fā)器的原態(tài)取反后寫入現態(tài)Q0n+1列。同理1號和2號觸發(fā)器的現態(tài)依次寫出。 設初始狀態(tài)Q2nQ1nQ0n=000，次態(tài)為001，輸出F為0。如此狀態(tài)轉換到101，下一狀態(tài)又回到了初始狀態(tài)，形成新的循環(huán)，同時輸出F=1。5.2 5.2 基于觸發(fā)器的時序電路分析基于觸發(fā)器的時序電路分析表表5.2.1 5.2.1 例例5.2.15.2.1狀態(tài)轉換表狀態(tài)轉換表5.2 5.2 基于觸發(fā)器的時序電路分析基于觸發(fā)器的時序電路分析圖圖5.2.2 5.2.2 例例5.2.15.2.1狀態(tài)轉換圖狀態(tài)轉換圖圖圖5.2.3

7、5.2.3 例例5.2.1 5.2.1 時序波形圖時序波形圖5.2 5.2 基于觸發(fā)器的時序電路分析基于觸發(fā)器的時序電路分析圖圖5.2.5 5.2.5 例例5.2.25.2.2狀態(tài)轉換圖狀態(tài)轉換圖圖圖5.2.6 5.2.6 例例5.2.35.2.3電路電路5.2 5.2 基于觸發(fā)器的時序電路分析基于觸發(fā)器的時序電路分析2.2.米萊型同步時序電路的分析米萊型同步時序電路的分析5.2 5.2 基于觸發(fā)器的時序電路分析基于觸發(fā)器的時序電路分析 （4）觀察圖5.2.7，當X=1時,觸發(fā)器輸出狀態(tài)按照00 01 10 10變化,每經過3個或3個以上時鐘脈沖的上升沿，電路就停在10狀態(tài)，同時在輸出F產生1

8、個高電平。當X=0時,不論電路處于什么狀態(tài)，時鐘脈沖邊沿作用后，返回到00狀態(tài)，輸出F=0。 綜上所述，當輸入信號X連續(xù)輸入3個或3個以上的1時，電路輸出為1，否則輸出為0。電路是一個由上升沿觸發(fā)的T觸發(fā)器組成的同步米萊型3個或連續(xù)3個1的序列信號檢測器。5.2 5.2 基于觸發(fā)器的時序電路分析基于觸發(fā)器的時序電路分析表表5.2.3 5.2.3 例例5.2.35.2.3狀態(tài)轉換表狀態(tài)轉換表圖圖5.2.7 5.2.7 例例5.2.35.2.3狀態(tài)轉換圖狀態(tài)轉換圖5.2 5.2 基于觸發(fā)器的時序電路分析基于觸發(fā)器的時序電路分析5.2 5.2 基于觸發(fā)器的時序電路分析基于觸發(fā)器的時序電路分析5.2.

9、3 異步時序電路的分析舉例OSI ModelLayer畫全狀態(tài)轉換圖畫全狀態(tài)轉換圖123456712345675.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計5.3.1 時序電路的設計步驟 按原始狀態(tài)轉換圖或原始狀態(tài)轉換表設計按原始狀態(tài)轉換圖或原始狀態(tài)轉換表設計的時序電路不是最簡的，因為這樣的電路存在許的時序電路不是最簡的，因為這樣的電路存在許多冗余狀態(tài)。冗余狀態(tài)數目越多，設計的電路越多冗余狀態(tài)。冗余狀態(tài)數目越多，設計的電路越復雜。為了合理經濟地實現時序電路的設計，應復雜。為了合理經濟地實現時序電路的設計，應將狀態(tài)轉換表中的狀態(tài)減到最少，求取最簡狀態(tài)將狀態(tài)轉換表中的狀態(tài)減到最少

10、，求取最簡狀態(tài)轉換表。狀態(tài)簡化并不是直接刪去某些狀態(tài)，而轉換表。狀態(tài)簡化并不是直接刪去某些狀態(tài)，而是將兩個或兩個以上的等價狀態(tài)進行狀態(tài)合并，是將兩個或兩個以上的等價狀態(tài)進行狀態(tài)合并，求出最小化的狀態(tài)轉換圖或狀態(tài)轉換表。求出最小化的狀態(tài)轉換圖或狀態(tài)轉換表。2.2.狀態(tài)簡化狀態(tài)簡化5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計 例例5.3.25.3.2試設計一個同步六進制計數器，要求如下。試設計一個同步六進制計數器，要求如下。 （1 1）避免計數器出現競爭冒險現象，即轉換的二進制組態(tài)具）避免計數器出現競爭冒險現象，即轉換的二進制組態(tài)具有相鄰性。有相鄰性。 （2 2）計數狀態(tài)不包括

11、全）計數狀態(tài)不包括全0 0。 解：（解：（1 1）確定原始狀態(tài)轉換圖和原始狀態(tài)轉換表。）確定原始狀態(tài)轉換圖和原始狀態(tài)轉換表。根據設計要求，同步六進制計數器原始狀態(tài)有根據設計要求，同步六進制計數器原始狀態(tài)有6 6個，即個，即N=6N=6。6 6個個狀態(tài)分別由狀態(tài)分別由S S0 0、S S1 1、S S2 2、S S3 3、S S4 4和和S S5 5表示。表示。S S0 0為初始狀態(tài)，在輸入為初始狀態(tài)，在輸入時鐘有效信號時鐘有效信號CPCP作用下作用下, ,電路狀態(tài)依次轉換。電路停留在狀態(tài)電路狀態(tài)依次轉換。電路停留在狀態(tài)S S5 5時，時，輸出輸出F F為為1 1。在狀態(tài)。在狀態(tài)S S5 5時，

12、再輸入一個有效時鐘信號，計數器返回時，再輸入一個有效時鐘信號，計數器返回初始狀態(tài)初始狀態(tài)S S0 0，輸出，輸出F F返回低電平。圖返回低電平。圖5.3.15.3.1是題目要求的同步六進是題目要求的同步六進制計數器原始狀態(tài)轉換圖。制計數器原始狀態(tài)轉換圖。 輸出盡管有一些相同，但次態(tài)不等價，所以原始狀態(tài)轉換圖輸出盡管有一些相同，但次態(tài)不等價，所以原始狀態(tài)轉換圖就是最簡狀態(tài)轉換圖。因此狀態(tài)簡化與合并這一步驟可以省去，就是最簡狀態(tài)轉換圖。因此狀態(tài)簡化與合并這一步驟可以省去，也可以忽略原始狀態(tài)轉換表和簡化后的狀態(tài)轉換表。也可以忽略原始狀態(tài)轉換表和簡化后的狀態(tài)轉換表。5.3.2 同步時序電路的設計舉例1

13、.1.摩爾型同步時序電路的設計摩爾型同步時序電路的設計5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計 （2 2）狀態(tài)編碼。由于）狀態(tài)編碼。由于N=6,N=6,故根據故根據2 2n-1n-1MM2 2n n, ,求得求得n=3n=3。因此六進制計數器需要因此六進制計數器需要3 3個個觸發(fā)器，每一狀態(tài)由觸發(fā)器，每一狀態(tài)由3 3位二位二進制表示，即狀態(tài)進制表示，即狀態(tài)S S0 0S S5 5都都為為3 3位二進制，且不能分配位二進制，且不能分配000000狀態(tài)。根據題目要求的狀態(tài)。根據題目要求的避免出現競爭冒險現象，避免出現競爭冒險現象，二進制組態(tài)具有相鄰性，二進制組態(tài)具有相鄰性，

14、選擇格雷碼分配各個狀態(tài)。選擇格雷碼分配各個狀態(tài)。可選可選S S0 0=001=001、S S1 1=011=011、S S2 2=010=010、S S3 3=110=110、S S4 4=100=100和和S S5 5=101=101。圖圖5.3.1 5.3.1 例例5.3.25.3.2原始狀態(tài)轉換圖原始狀態(tài)轉換圖5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計 （3 3）確定觸發(fā)器類型，得出激勵信號。選用邊沿）確定觸發(fā)器類型，得出激勵信號。選用邊沿JKJK觸發(fā)器。觸發(fā)器。根據根據JKJK觸發(fā)器特征方程觸發(fā)器特征方程Q Qn+1n+1=JQ=JQn n+KQ+KQn n和和J

15、KJK觸發(fā)器的狀態(tài)轉換條件，觸發(fā)器的狀態(tài)轉換條件，得出對應的得出對應的3 3個個JKJK觸發(fā)器的激勵信號值，如表觸發(fā)器的激勵信號值，如表5.3.35.3.3所示。所示。表表5.3.3 5.3.3 例例5.3.35.3.3狀態(tài)轉換表狀態(tài)狀態(tài)轉換表狀態(tài)5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計 （4 4）求激勵方程、完成自啟動。可根據表）求激勵方程、完成自啟動?？筛鶕?.3.35.3.3，繪出激，繪出激勵信號的勵信號的6 6個卡諾圖，如圖個卡諾圖，如圖5.3.25.3.2所示。所示。圖圖5.3.2 5.3.2 例例5.3.25.3.2卡諾圖卡諾圖5.3 5.3 基于觸發(fā)器的

16、時序電路設計基于觸發(fā)器的時序電路設計5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計表表5.3.4 5.3.4 例例5.3.25.3.2狀態(tài)轉換表狀態(tài)狀態(tài)轉換表狀態(tài)5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計 計數器的兩個無效狀態(tài)是000和111，反填表5.3.4得到其次態(tài)為111和000。可以發(fā)現當電路進入兩個狀態(tài)之一后，在這兩個無效狀態(tài)中循環(huán)，不能自啟動，形成死循環(huán)。為了電路能夠自啟動，將原設計進行微小的修正。將原態(tài)的000對應的J2的1修改成0，再根據JK觸發(fā)器的狀態(tài)轉換條件，將次態(tài)的Q2n+1的1修改成0。重新對J2卡諾圖化簡得 修改后的狀態(tài)轉換表自

17、動進入有效循環(huán)，稱表5.3.4為具有自啟動功能的全狀態(tài)轉換表。5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計圖圖5.3.3 5.3.3 例例5.3.25.3.2全狀態(tài)轉換圖全狀態(tài)轉換圖圖圖5.3.4 5.3.4 例例5.3.25.3.2時序電路時序電路5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計2.2.米萊型同步時序電路的設計米萊型同步時序電路的設計5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計 （2 2）選擇觸發(fā)器、求激）選擇觸發(fā)器、求激勵方程和輸出方程。每一個勵方程和輸出方程。每一個狀態(tài)中有兩位二進制數，可狀態(tài)中有兩位二進制數，可以選

18、用以選用2 2個個D D觸發(fā)器實現。觸發(fā)器實現。 根據根據D D觸發(fā)器的特征方程觸發(fā)器的特征方程和圖和圖5.3.95.3.9所示的原始狀態(tài)所示的原始狀態(tài)轉換圖，作出電路的全狀態(tài)轉換圖，作出電路的全狀態(tài)轉換表，如表轉換表，如表5.3.105.3.10所示。所示。圖圖5.3.9 5.3.9 例例5.3.55.3.5原始狀態(tài)轉換圖原始狀態(tài)轉換圖5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計表表5.3.10 5.3.10 例例5.3.55.3.5全狀態(tài)轉換表全狀態(tài)轉換表5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計圖圖5.3.10 5.3.10 例例5.3.55.3

19、.5激勵信號卡諾圖激勵信號卡諾圖5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計 設計異步時序電路時，觀察原始狀態(tài)轉換表設計異步時序電路時，觀察原始狀態(tài)轉換表要考慮每個觸發(fā)器的時鐘脈沖作用，觸發(fā)器輸出要考慮每個觸發(fā)器的時鐘脈沖作用，觸發(fā)器輸出狀態(tài)改變需要觀察前級的信號變化情況。首先從狀態(tài)改變需要觀察前級的信號變化情況。首先從外加時鐘信號的觸發(fā)器推導，確定對應的觸發(fā)器外加時鐘信號的觸發(fā)器推導，確定對應的觸發(fā)器的輸出狀態(tài)。再確定由其他信號作為時鐘有效時的輸出狀態(tài)。再確定由其他信號作為時鐘有效時的觸發(fā)器輸出狀態(tài)，逐級向前

20、，最終確定整體異的觸發(fā)器輸出狀態(tài)，逐級向前，最終確定整體異步時序電路，得出時鐘信號和控制信號的規(guī)律。步時序電路，得出時鐘信號和控制信號的規(guī)律。5.3 5.3 基于觸發(fā)器的時序電路設計基于觸發(fā)器的時序電路設計5.3.3 異步時序電路的設計舉例 圖圖5.4.15.4.1是中規(guī)模寄存是中規(guī)模寄存器器7427374273的邏輯符號，內部的邏輯符號，內部由由8 8個觸發(fā)器（具有公共個觸發(fā)器（具有公共清零端）構成。清零端）構成。D D7 7D D0 0為為信號輸入端信號輸入端,Q,Q7 7Q Q0 0為寄存為寄存器輸出端器輸出端,CP,CP為同步時鐘脈為同步時鐘脈沖信號沖信號,R,R為復位端。復位為復位端

21、。復位是同步復位還是異步復位是同步復位還是異步復位觀察觀察7427374273功能表，如表功能表，如表5.4.15.4.1所示。所示。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器5.4.1 寄存器1.1.寄存器寄存器7427374273 鎖存器鎖存器7437374373沒有設沒有設置時鐘脈沖輸入端，但可置時鐘脈沖輸入端，但可以對輸入的數據進行存儲。以對輸入的數據進行存儲。它由它由8 8個具有三態(tài)輸出的個具有三態(tài)輸出的D D鎖存器構成鎖存器構成, ,存儲存儲8 8位二進位二進制信息代碼。制信息代碼。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器2.2.鎖存器鎖存

22、器7437374373 移位寄存器除了寄存數據以外，移位寄存器除了寄存數據以外，在時鐘脈沖控制下還可以將所存的數據在時鐘脈沖控制下還可以將所存的數據向右或向左移位。移位寄存器有多種分向右或向左移位。移位寄存器有多種分類方法。按移動方向分，可分為單向移類方法。按移動方向分，可分為單向移位寄存器和雙向移位寄存器。單向移位位寄存器和雙向移位寄存器。單向移位寄存器又分為左移寄存器和右移寄存器。寄存器又分為左移寄存器和右移寄存器。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器5.4.2 移位寄存器 74195 74195由由4 4個個D D觸發(fā)器構成觸發(fā)器構成4 4位右移寄存器，位右移寄

23、存器，D D3 3D D0 0為并行為并行輸入數據信輸入數據信號號,Q,Q3 3Q Q0 0為寄為寄存器輸出。存器輸出。圖圖5.4.4 741955.4.4 74195邏輯符號邏輯符號 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器1.1.右移移位寄存器右移移位寄存器74195741951 1）復位）復位2 2）預置）預置3 3）保持）保持4 4）右移）右移 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器 例例5.4.6 5.4.6 分析圖分析圖5.4.125.4.12所示電路的邏輯功能。所示電路的邏輯功能。圖圖5.4.11 5.4.11 例例5.4.55.4.5電

24、路連接圖電路連接圖圖圖5.4.12 5.4.12 例例5.4.65.4.6電路連接圖電路連接圖 例例5.4.6 5.4.6 分析圖分析圖5.4.125.4.12所示電路的邏輯功能。所示電路的邏輯功能。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器 解： 由圖5.4.12電路連接圖看出，若在反饋與非門輸入端接兩個相鄰觸發(fā)器輸出端Qi和Qi-1，則可構成M=2i+1的計數器，形成奇數計數器。應注意的是，這些電路工作之前先加負脈沖復位。 經分析，圖5.4.12電路不管Q2作為輸出還是Q3或 作為輸出，都是1個時鐘脈沖，只不過占空比與時鐘脈沖CP不一樣，各輸出起始位不一樣。輸入時鐘信號

25、7個脈沖，輸出是1個脈沖，所以也是七進制扭環(huán)形計數器。 各種計數器對輸入時鐘脈沖來說實際上也是個分頻器，如七進制扭環(huán)形計數器(M=7)，其輸出脈沖周期是時鐘脈沖CP的7倍，因此輸出頻率為CP的1/7，用“7”表示，可稱作七分頻器。圖5.4.13所示電路是由移位寄存器74195構成的分頻器電路，分頻信號取出端在與非門的輸入或輸出，并標上了分頻數，請讀者自行分析其工作原理。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器 74194 74194由由4 4個觸發(fā)器構成個觸發(fā)器構成4 4位雙向移位位雙向移位寄存器，寄存器，D D3 3D D0 0為并行數據信號輸入為并行數據信號輸入端端,

26、Q,Q3 3Q Q0 0為寄存器輸出端。在最高位觸為寄存器輸出端。在最高位觸發(fā)器的輸入端設置發(fā)器的輸入端設置1 1個左移串行數據輸入個左移串行數據輸入DSLDSL，在最低位觸發(fā)器的輸入端設置另一，在最低位觸發(fā)器的輸入端設置另一個右移串行數據輸入個右移串行數據輸入DSRDSR。具有異步復位、。具有異步復位、同步預置功能。同步預置功能。7419474194的邏輯符號圖如圖的邏輯符號圖如圖5.4.145.4.14所示，所示，7419474194的功能表如表的功能表如表5.4.85.4.8所示。所示。2.2.雙向移位寄存器雙向移位寄存器7419474194 5.4 5.4 集成寄存器和移位寄存器集成寄

27、存器和移位寄存器1 1）復位）復位4 4）右移和左移）右移和左移3 3）保持）保持2 2）預置）預置 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器 例例5.4.8 5.4.8 分析圖分析圖5.4.165.4.16所示所示8 8位并行位并行串行轉換電路的邏輯功能。串行轉換電路的邏輯功能。 解：圖解：圖5.4.165.4.16是由是由7419474194組成的組成的8 8位并行位并行串行轉換器，其轉換過串行轉換器，其轉換過程如表程如表5.4.115.4.11所示。所示。 圖圖5.4.16 741945.4.16 74194構成的構成的8 8位并行位并行串行轉換電路連接圖串行轉換電路

28、連接圖 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器 （1 1）外加一負脈沖的情況下，使）外加一負脈沖的情況下，使MAMAMBMB。8 8位位一組的并行數據一組的并行數據D D0 0、D D1 1、D D2 2、D D3 3、D D4 4、D D5 5、D D6 6和和D D7 7一起從低位到高位預置到一起從低位到高位預置到3 3片片7419474194的輸出的輸出0Q0Q1111Q Q1212Q Q1313Q Q2020Q Q2121Q Q2222Q Q2323Q Q3030。 （2 2）G G1 1輸入至少有輸入至少有1 1個低電平使個低電平使G G1 1輸出高電平。且當輸

29、出高電平。且當外加信號失效情況下，外加信號失效情況下，G2G2輸出低電平，輸出低電平，MAMA1 1，MBMB0 0，執(zhí)行右移操作。執(zhí)行右移操作。 （3 3）當）當G G1 1輸入都為高電平時，輸入都為高電平時，G G2 2的輸出為高電平，的輸出為高電平，使使MAMAMBMB，重新預置，重新預置8 8位并行數據。位并行數據。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器表表5.4.11 85.4.11 8位并行位并行串行數據轉換過程表串行數據轉換過程表 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器 圖圖5.4.175.4.17所示電路是反所示電路是反饋移位型序列

30、饋移位型序列碼發(fā)生器，它碼發(fā)生器，它由移位寄存器由移位寄存器和組合電路組和組合電路組成。組合電路成。組合電路的輸出信號反的輸出信號反饋到移位寄存饋到移位寄存器。器。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器5.4.3 移位寄存器型序列碼發(fā)生器1.1.反饋移位型序列信號發(fā)生器反饋移位型序列信號發(fā)生器 m m序列碼發(fā)生器也序列碼發(fā)生器也稱為最長線性移位寄稱為最長線性移位寄存器序列信號發(fā)生器。存器序列信號發(fā)生器。所謂最長線性是其序所謂最長線性是其序列長度列長度S=2S=2n n-1-1。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器2.m2.m序列碼發(fā)生器序列碼發(fā)

31、生器表表5.4.13 5.4.13 序列的反饋函數表序列的反饋函數表 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器1.1.觸發(fā)觸發(fā)方式方式2.2.算術方式算術方式3.3.編碼編碼方式方式4.4.容量計容量計 數方式數方式5.5.復位、置復位、置位方式位方式 5.5 5.5 集成計數器集成計數器圖圖5.5.1 741605.5.1 74160邏輯符號及外引線排列圖邏輯符號及外引線排列圖 5.5 5.5 集成計數器集成計數器5.5.1 同步計數器1.1.加法計數加法計數74160/74161/74162/7416374160/74161/74162/74163 5.5 5.5 集成

32、計數器集成計數器圖圖5.5.6 5.5.6 用用7416174161實現實現1313進制計數器進制計數器表表5.5.5 M=135.5.5 M=13態(tài)序表態(tài)序表 5.5 5.5 集成計數器集成計數器1.1.反饋復位法反饋復位法。（2 2）反饋預置法。）反饋預置法。（3 3）VHDLVHDL實現。實現。 5.5 5.5 集成計數器集成計數器 可逆計數器既有加可逆計數器既有加1 1計數，又有減計數，又有減1 1計數功能，計數功能，加加/ /減計數器又分為單時鐘控制加減計數器又分為單時鐘控制加/ /減計數器和減計數器和雙時鐘控制加雙時鐘控制加/ /減計數器。單時鐘控制加減計數器。單時鐘控制加/ /減

33、計減計數器需要增加一個控制信號數器需要增加一個控制信號X X控制計數器的加法控制計數器的加法計數操作和減法計數操作。雙時鐘控制加計數操作和減法計數操作。雙時鐘控制加/ /減計減計數器有兩個時鐘輸入控制端數器有兩個時鐘輸入控制端CPUCPU和和CPDCPD，當，當CPD=1CPD=1時，時，CPUCPU為時鐘信號作加法計數。為時鐘信號作加法計數。 5.5 5.5 集成計數器集成計數器2.2.可逆計數器可逆計數器74190/74191/74192/7419374190/74191/74192/741931 1）雙時鐘控制加）雙時鐘控制加/ /減計數器減計數器74192/7419374192/741

34、93 圖圖5.5.125.5.12（a a）是雙時鐘控制加）是雙時鐘控制加/ /減計數器減計數器74192/7419374192/74193邏輯符號，內邏輯符號，內部由部由4 4個邊沿個邊沿T T觸發(fā)器構成的。觸發(fā)器構成的。 圖圖5.5.125.5.12（b b）是）是74192/7419374192/74193的外引線排列圖。的外引線排列圖。圖圖5.5.12 74192/741935.5.12 74192/74193邏輯符號及外引線排列圖邏輯符號及外引線排列圖 5.5 5.5 集成計數器集成計數器（1 1）復位。）復位。（2 2）預置。）預置。（3 3）保持）保持（4 4）計數。）計數。 5

35、.5 5.5 集成計數器集成計數器2 2）單時鐘控制加）單時鐘控制加/ /減計數器減計數器74190/7419174190/741915.5.13 74190/741915.5.13 74190/74191邏輯符號邏輯符號 5.5 5.5 集成計數器集成計數器 （2 2）保持。）保持。（1 1）預置。）預置。（3 3）計數。）計數。 5.5 5.5 集成計數器集成計數器 例5.5.3 分析圖5.5.16所示電路功能。 解：（1）圖5.5.16中的復位端接低電平，復位功能失效。圖5.5.16（a）預置控制端接借位信號，故是減法計數。圖5.5.16（b）預置控制端接進位信號，故是加法計數。圖圖5.

36、5.16 5.5.16 例例5.5.35.5.3電路電路 5.5 5.5 集成計數器集成計數器 （2 2）由于）由于7419374193是是84218421碼，共有碼，共有1616個狀態(tài)。減法計數個狀態(tài)。減法計數時借位狀態(tài)時借位狀態(tài)00000000無效，加法計數時進位狀態(tài)無效，加法計數時進位狀態(tài)11111111無效。無效。 （3 3）5.5.165.5.16圖（圖（a a）數據預置端預置的數據是）數據預置端預置的數據是10001000（8 8），從），從8 8到到0 0共共9 9個狀態(tài)，去掉個狀態(tài)，去掉1 1個無效狀態(tài)個無效狀態(tài)0 0，共，共8 8個狀態(tài)，個狀態(tài)，故故M=8M=8。 圖圖5.5

37、.165.5.16（b b）是加法計數，從狀態(tài)）是加法計數，從狀態(tài)01110111到到11111111共共9 9個狀個狀態(tài)。由于態(tài)。由于7419374193的異步置位功能，的異步置位功能，11111111狀態(tài)是瞬時狀態(tài)，是狀態(tài)是瞬時狀態(tài)，是無效狀態(tài)，故無效狀態(tài)，故M=8M=8。 5.5 5.5 集成計數器集成計數器 圖圖5.5.195.5.19（a a）是中規(guī)模計數器）是中規(guī)模計數器7429374293邏輯符號，有公共復位端邏輯符號，有公共復位端R R0101和和R R0202，相與之后連接到，相與之后連接到4 4個觸發(fā)器的異步復位端，個觸發(fā)器的異步復位端，7429374293有兩個時鐘輸入端

38、有兩個時鐘輸入端CPCP0 0和和CPCP1 1。 內部有一個二進制計數器，時鐘從內部有一個二進制計數器，時鐘從CP0CP0進，在進，在Q Q0 0輸出輸出, ,還有一個異步五還有一個異步五進制計數器，時鐘從進制計數器，時鐘從CPCP1 1進，在進，在Q Q3 3Q Q2 2Q Q1 1輸出，如圖輸出，如圖5.5.205.5.20（b b）所示。）所示。圖圖5.5.19 742935.5.19 74293異步計數器異步計數器 5.5 5.5 集成計數器集成計數器5.5.2 異步計數器1 1. .異步計數器異步計數器74293/7429074293/74290 1 1）置）置9 9 2 2）復位

39、）復位 3 3）計數）計數 5.5 5.5 集成計數器集成計數器 4290/74293 4290/74293通過不同的連接獲得任意通過不同的連接獲得任意模計數器、得到所需的任意編碼狀態(tài)。模計數器、得到所需的任意編碼狀態(tài)。 圖圖5.5.215.5.21的的Q Q0 0接到接到CP1CP1，時鐘從，時鐘從CPCP0 0引引入，計數器從入，計數器從Q Q3 3Q Q2 2Q Q1 1Q Q0 0輸出輸出, ,按按84218421碼計數。碼計數。 圖圖5.5.225.5.22的連接方法與圖的連接方法與圖5.5.215.5.21基本基本相同，但采用的芯片不同，最終的結果相同，但采用的芯片不同，最終的結果大不相同。大不相同。 5.5 5.5 集成計數器集成計數器1.1.異步計數器異步計數器74293/7429074293/74290圖圖5.5.21 M=55.5.21 M=5計數器電路計數器電路圖圖5.5.22 M=65.5.