第一章PLD_EDA_VHDL.

1、 第一章第一章 PLDPLD、VHDLVHDL與與EDAEDA 1.1 基本概念基本概念1.2 PLD器件的分類和組成器件的分類和組成 1.3 PAL 和和GAL器件器件 1.4 CPLD和和FPGA1.5 EDA設計流程和工具設計流程和工具1.1 1.1 基本概念基本概念 PLD VHDL EDAPLD VHDL EDAEDAElectronic Design AutomationPLD Programmable Logic DeviceVHDLVery high speed integrated circuit Hardware Description Language. PLD是ASIC

2、的一個重要分支。是芯片廠家作為一種通用型器件生產(chǎn)的半定制電路, 是用戶可配置的邏輯器件。用戶可以通過對器件編程使之實現(xiàn)所需要的邏輯功能。它的成本比較低，使用靈活，設計周期短，而且可靠性高，承擔風險小，因而很快得到普遍應用，發(fā)展非常迅速。（ASICApplication Specific Integrated Circuit 專用集成電路 ）數(shù)字數(shù)字IC分類：分類：ASIC如音樂芯片如音樂芯片固定功能固定功能IC如如TTL、CMOSPLD 如如CPLD、FPGA 可編程邏輯器件的出現(xiàn)，改變了傳統(tǒng)的數(shù)字系統(tǒng)可編程邏輯器件的出現(xiàn)，改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法。設計方法。傳統(tǒng)的數(shù)字系統(tǒng)設計傳統(tǒng)的數(shù)字系

3、統(tǒng)設計: :采用固定功能器件采用固定功能器件( (通用型器件通用型器件) )，通過設計電路來實現(xiàn)系統(tǒng)功能，通過設計電路來實現(xiàn)系統(tǒng)功能。采用采用可編程邏輯器件，通過芯片設計實現(xiàn)各種數(shù)字邏輯系可編程邏輯器件，通過芯片設計實現(xiàn)各種數(shù)字邏輯系統(tǒng)功能，由于引出端定義的靈活性，大大減輕了統(tǒng)功能，由于引出端定義的靈活性，大大減輕了PCBPCB設計的工作量和難度，從而有效的增強了設計的靈活設計的工作量和難度，從而有效的增強了設計的靈活性，提高了工作效率。性，提高了工作效率。 PLDPLD導致了導致了EDAEDA技術的發(fā)展，引起電子電技術的發(fā)展，引起電子電路設計方法、手段、過程的變革，是電路設計方法、手段、過程

4、的變革，是電子電路設計、應用的方向。是電子工程子電路設計、應用的方向。是電子工程師應掌握的專業(yè)技能。師應掌握的專業(yè)技能。為什么要學這門課？為什么要學這門課？ PLD從從20世紀世紀70年代發(fā)展到現(xiàn)在，已形成了許多年代發(fā)展到現(xiàn)在，已形成了許多類型的產(chǎn)品，其結構、工藝、集成度、速度和性能等類型的產(chǎn)品，其結構、工藝、集成度、速度和性能等都在不斷改進和提高。都在不斷改進和提高。 PLD PLD的發(fā)展的發(fā)展1970年制成的年制成的PROM是最早的可編程邏輯器件，它由是最早的可編程邏輯器件，它由全譯碼的與陣列和可編程的或陣列組成。由于陣列規(guī)全譯碼的與陣列和可編程的或陣列組成。由于陣列規(guī)模大，速度低，因此它

5、的主要用途還是作存儲器。模大，速度低，因此它的主要用途還是作存儲器。 20世紀世紀70年代中期出現(xiàn)了可編程邏輯陣列年代中期出現(xiàn)了可編程邏輯陣列( (PLAProgrammable Logic Array) )器件，它由可編程的與陣器件，它由可編程的與陣列和可編程的或陣列組成，雖然其陣列規(guī)模大為減小，列和可編程的或陣列組成，雖然其陣列規(guī)模大為減小，提高了芯片的利用率，但由于編程復雜，支持提高了芯片的利用率，但由于編程復雜，支持PLA的開的開發(fā)軟件有一定難度，因而也沒有得到廣泛應用。發(fā)軟件有一定難度，因而也沒有得到廣泛應用。 20世紀世紀70年代末推出了可編程陣列邏輯年代末推出了可編程陣列邏輯(

6、(PALProgrammable Array Logic) )器件，它由可編程的與陣器件，它由可編程的與陣列和固定的或陣列組成，采用熔絲編程方式，雙極性列和固定的或陣列組成，采用熔絲編程方式，雙極性工藝制造，器件的工作速度很高。由于它的輸出結構工藝制造，器件的工作速度很高。由于它的輸出結構種類很多，設計很靈活，是當時普遍應用的種類很多，設計很靈活，是當時普遍應用的PLDPLD。 20世紀世紀80年代中期年代中期Lattice公司發(fā)表了公司發(fā)表了GAL( (Generic Array Logic) )器件，它在器件，它在PAL的基礎上進一步改進，采的基礎上進一步改進，采用了輸出邏輯宏單元用了輸出

7、邏輯宏單元( (OLMC) )的形式和的形式和E2PROM工藝工藝結構，因而具有可擦除、可重復編程、數(shù)據(jù)可長期保存結構，因而具有可擦除、可重復編程、數(shù)據(jù)可長期保存和可重新組合結構等優(yōu)點。和可重新組合結構等優(yōu)點。GAL比比PAL使用更加靈活，使用更加靈活，它可以取代大部分它可以取代大部分SSI、MSI和和PAL器件，所以在器件，所以在20世世紀紀80年代得到廣泛的應用。年代得到廣泛的應用。 PAL和和GAL都屬于低密度都屬于低密度PLD，其結構簡單，設計靈，其結構簡單，設計靈活，但規(guī)模小，難以實現(xiàn)復雜的邏輯功能。活，但規(guī)模小，難以實現(xiàn)復雜的邏輯功能。20世紀世紀80年代中期，隨著集成電路工藝水平

8、的不斷提高，年代中期，隨著集成電路工藝水平的不斷提高，PLD突破了傳統(tǒng)的單一結構，向著高密度、高速度、低功突破了傳統(tǒng)的單一結構，向著高密度、高速度、低功耗以及結構體系更靈活、適用范圍更廣泛的方向發(fā)展，耗以及結構體系更靈活、適用范圍更廣泛的方向發(fā)展，因而出現(xiàn)了高密度的因而出現(xiàn)了高密度的PLD。 復雜可編程邏輯器件復雜可編程邏輯器件( (CPLDComplex Programmable Logic Device) )是在是在20世紀世紀80年代中期，隨著半導體工年代中期，隨著半導體工藝的不斷完善，用戶對器件集成度需求不斷提高的形藝的不斷完善，用戶對器件集成度需求不斷提高的形勢下發(fā)展起來的產(chǎn)物。勢下

9、發(fā)展起來的產(chǎn)物。CPLD對簡單對簡單PLD的結構和功能的結構和功能進行了擴展，具有更多的乘積項、更多的宏單元和更進行了擴展，具有更多的乘積項、更多的宏單元和更多的多的IO端口，增加了內部連線，改進了內部結構體端口，增加了內部連線，改進了內部結構體系，因而設計更加靈活，其發(fā)展也非常迅速。系，因而設計更加靈活，其發(fā)展也非常迅速。 現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列（FPGAFPGAF Field ield P Programmable rogrammable G Gate ate A Arrayrray）是）是2020世紀世紀8080年代中期推出的另一種類年代中期推出的另一種類型的可編程邏輯器件，

10、它由一組排列規(guī)則、組合靈型的可編程邏輯器件，它由一組排列規(guī)則、組合靈活的可編程門陣列構成?；畹目删幊涕T陣列構成。FPGAFPGA的門陣列結構含有更的門陣列結構含有更多的多的IOIO端口和觸發(fā)器資源，同時具有更復雜的布端口和觸發(fā)器資源，同時具有更復雜的布線結構，用戶可通過編程將內部的邏輯單元連成任線結構，用戶可通過編程將內部的邏輯單元連成任何復雜的數(shù)字系統(tǒng)。何復雜的數(shù)字系統(tǒng)。進入進入9090年代后，可編程邏輯集成電路技術進入飛速年代后，可編程邏輯集成電路技術進入飛速發(fā)展時期。目前，發(fā)展時期。目前，CPLDCPLD和和FPGAFPGA已成為設計數(shù)字電路已成為設計數(shù)字電路或系統(tǒng)的首選器件?；蛳到y(tǒng)的首

11、選器件。 1.2 PLD1.2 PLD的的組成和分類組成和分類一、可編程邏輯器件的組成一、可編程邏輯器件的組成 “與與或或”形式的邏輯電路由產(chǎn)生乘積項形式的邏輯電路由產(chǎn)生乘積項的一組與門及求乘積項和的一組或門組的一組與門及求乘積項和的一組或門組成。這種結構有序的電路可以用矩陣表成。這種結構有序的電路可以用矩陣表示。示。 邏輯函數(shù)的常用表示法：與或表達式邏輯函數(shù)的常用表示法：與或表達式所謂所謂“編編程程”，就是，就是按邏輯函數(shù)按邏輯函數(shù)選擇其中一選擇其中一些二極管些二極管“連接連接”或或“不連接不連接”，以便組成符以便組成符合邏輯函數(shù)合邏輯函數(shù)要求的乘積要求的乘積項。項。 iPA A B B01

12、2iYPPPPLD中常用的中常用的符號表示法符號表示法012PA BPA BPA B01212201YPPA BA BAYPA BYPPA BA BAB編程舉例編程舉例按需要，按需要，燒斷某燒斷某些熔絲。些熔絲。以形成以形成所需要所需要的邏輯的邏輯表達式表達式二、可編程邏輯器件的分類二、可編程邏輯器件的分類 1. 按集成度分類按集成度分類分類分類與陣列與陣列或陣列或陣列輸出電路輸出電路PROM固定固定可編程可編程固定固定PLA可編程可編程可編程可編程固定固定PAL可編程可編程固定固定固定固定GAL可編程可編程固定固定可組態(tài)可組態(tài)低密度低密度PLD分類分類 高密度可編程邏輯器件包括高密度可編程邏

13、輯器件包括CPLD和和FPGA等，其集等，其集成密度一般大于成密度一般大于700門門片片 低密度低密度高密度高密度2. 按編程方式分類按編程方式分類可編邏輯程器件按編程方式可分為兩類：一類是一次可編邏輯程器件按編程方式可分為兩類：一類是一次性編程性編程( (One Time Programmable，簡稱，簡稱OTP) )器件；器件；另一類是可多次編程器件。另一類是可多次編程器件。OTP器件只允許對器件編程一次，編程后不能修改，器件只允許對器件編程一次，編程后不能修改，其優(yōu)點是集成度高、工作效率和可靠性高、抗干擾性其優(yōu)點是集成度高、工作效率和可靠性高、抗干擾性強。強?？啥啻尉幊唐骷膬?yōu)點是可多

14、次修改設計，特別適用可多次編程器件的優(yōu)點是可多次修改設計，特別適用于系統(tǒng)樣機的研制。于系統(tǒng)樣機的研制。 3. 按編程工藝分類按編程工藝分類可編邏輯程器件按編程工藝可分為三類：熔絲或反熔可編邏輯程器件按編程工藝可分為三類：熔絲或反熔絲編程器件、浮柵編程器件和絲編程器件、浮柵編程器件和SRAM編程器件。熔絲編程器件。熔絲或反熔絲編程器件為非易失一次編程器件，或反熔絲編程器件為非易失一次編程器件，PROM、PAL采用了熔絲編程工藝，采用了熔絲編程工藝，Actel公司的公司的FPGA采用了采用了反熔絲編程工藝。浮柵編程器件屬于非易失可重復擦反熔絲編程工藝。浮柵編程器件屬于非易失可重復擦除器件，除器件，

15、GAL、CPLD大都采用浮柵編程工藝。大都采用浮柵編程工藝。SRAM即靜態(tài)存儲器，屬于易失性器件，即靜態(tài)存儲器，屬于易失性器件，Xilinx公司公司的的FPGA便采用了這種技術。便采用了這種技術。 1.3 PAL1.3 PAL和和GALGAL器件器件1. PAL器件的基本結構器件的基本結構 與陣列可與陣列可編程，編程，或陣列固或陣列固定連接定連接-基本結構基本結構形式。形式。與門陣列與門陣列熔絲編程。熔絲編程。 0YABCACBC2YABAB3YABAC1YABCABCABCPAL可用乘積之和可用乘積之和的形式實現(xiàn)邏輯函的形式實現(xiàn)邏輯函數(shù)，每個輸出是若數(shù)，每個輸出是若干個乘積之和，其干個乘積之

16、和，其中乘積項數(shù)目不變。中乘積項數(shù)目不變。例用它來實現(xiàn)下列例用它來實現(xiàn)下列個邏輯函數(shù)個邏輯函數(shù) PAL16L8完整的內部結構完整的內部結構圖。圖。內部有內部有8個與或陣列和個與或陣列和8個三態(tài)個三態(tài)輸出緩沖器。每個與或陣列由輸出緩沖器。每個與或陣列由32輸入端的與門和輸入端的與門和7輸入端的輸入端的或門組成。它有或門組成。它有16個輸入端個輸入端( (包括反饋包括反饋) )、8個輸出端，每個輸出端，每個輸出中有個輸出中有8個乘積項，共有個乘積項，共有88=64個乘積項。其中每個個乘積項。其中每個輸出中第一個乘積項為專用乘輸出中第一個乘積項為專用乘積項，用于控制三態(tài)輸出緩沖積項，用于控制三態(tài)輸出

17、緩沖器的輸出。器的輸出。典型的典型的PAL器件介紹器件介紹2. GAL器件的基本結構器件的基本結構 在在PAL基礎上發(fā)展起來的基礎上發(fā)展起來的GAL，在結構上采用了輸，在結構上采用了輸出邏輯宏單元出邏輯宏單元( (OLMCOutput Logic Macro Cell) )結結構，在工藝上采用了先進的構，在工藝上采用了先進的E2PROM的浮柵技術，從的浮柵技術，從而具有功耗低、可電擦除和反復編程、速度快、數(shù)據(jù)而具有功耗低、可電擦除和反復編程、速度快、數(shù)據(jù)可長期保存和可重新組合結構的特點?？砷L期保存和可重新組合結構的特點。GALGAL器件比器件比PALPAL器件功能更加全面，結構更加靈活，它器件

18、功能更加全面，結構更加靈活，它可取代大部分中、小規(guī)模的數(shù)字集成電路和可取代大部分中、小規(guī)模的數(shù)字集成電路和PALPAL器件，器件，增加了數(shù)字系統(tǒng)設計的靈活性。增加了數(shù)字系統(tǒng)設計的靈活性。 GAL16V8由五部分組成：由五部分組成：( (1) ) 8個輸入緩沖器；個輸入緩沖器；( (2) ) 8個三態(tài)輸出緩沖器；個三態(tài)輸出緩沖器；( (3) ) 8個輸出反饋個輸出反饋輸入緩沖器；輸入緩沖器； 8個輸出邏輯宏單元；個輸出邏輯宏單元；( (5) ) 可編程與門陣列形成可編程與門陣列形成64個乘個乘積項，每個乘積項有積項，每個乘積項有32個輸入，個輸入，另外還有另外還有1個系統(tǒng)時鐘個系統(tǒng)時鐘CP輸入緩

19、輸入緩沖器沖器( (引腳引腳1) )和和1個三態(tài)輸出使能個三態(tài)輸出使能OE輸入緩沖器輸入緩沖器( (引腳引腳11) )。 典型典型GAL電路介紹電路介紹GAL器件和一般器件和一般PAL器件相比，器件相比，在結構上的主要在結構上的主要差異是輸出結構差異是輸出結構可多次編程和改可多次編程和改寫，且根據(jù)需要寫，且根據(jù)需要可構成多種形式可構成多種形式的輸出結構。的輸出結構。 源自源自OLMCOLMC由四部分組成：由四部分組成：( (1) )可編程異或門：，可編程異或門：，用結構控制字中的來選用結構控制字中的來選擇輸出信號的極性。擇輸出信號的極性。( (2) )或陣列：同與陣列或陣列：同與陣列連接的輸入

20、或門，構連接的輸入或門，構成了或陣列。成了或陣列。( (3)D)D觸發(fā)器：使觸發(fā)器：使GAL可可用于時序邏輯電路。用于時序邏輯電路。( (4 4) )4 4個數(shù)據(jù)選擇器：這個數(shù)據(jù)選擇器：這些多路開關的狀態(tài)，取些多路開關的狀態(tài)，取決于設計者可編程的結決于設計者可編程的結構控制字和位的值，構控制字和位的值， 1.4 CPAL1.4 CPAL和和FPGAFPGA器件器件1. CPLD器件名稱器件名稱集成規(guī)模集成規(guī)模/門門I/O端數(shù)端數(shù)宏單元數(shù)宏單元數(shù)觸發(fā)器數(shù)觸發(fā)器數(shù)編程編程EPM95601200216560772E2PROMEPF10K101000134576720SRAMEPX8160320017

21、2160160SRAMPLSI332014000160320480E2PROMM5-51220000256512512E2PROM產(chǎn)品很多，結構不同，大多數(shù)產(chǎn)品很多，結構不同，大多數(shù)CPLD器件中至少包含器件中至少包含了三部分：可編程邏輯宏單元；可編程了三部分：可編程邏輯宏單元；可編程IO單元；可單元；可編程內部連線。編程內部連線。 部分部分CPLD、FPGA產(chǎn)品產(chǎn)品 1. 可編程邏輯宏單元可編程邏輯宏單元 邏輯宏單元主要包括與或陣列、可編程觸發(fā)器和邏輯宏單元主要包括與或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨立的配置為時序或組合工多路選擇器等電路，能獨立的配置為時序或組合工作方式。作方式。

22、CPLD許多優(yōu)點都反映在邏輯宏單元上：許多優(yōu)點都反映在邏輯宏單元上： ( (1) ) 共享相鄰乘積項和結構共享相鄰乘積項和結構在共享相鄰乘積項和結構中，每個邏輯單元中含有兩在共享相鄰乘積項和結構中，每個邏輯單元中含有兩個或項輸出，而每個或項均由固定的幾個乘積項輸入，個或項輸出，而每個或項均由固定的幾個乘積項輸入，如圖如圖8.5.1所示。每個或項輸出均可連接到相鄰的連接所示。每個或項輸出均可連接到相鄰的連接單元，甚至本單元中的兩個或項都可用于相鄰的兩個單元，甚至本單元中的兩個或項都可用于相鄰的兩個邏輯單元中。這種結構提高了各單元或門的使用效率，邏輯單元中。這種結構提高了各單元或門的使用效率，可實

23、現(xiàn)較為復雜的邏輯功能?？蓪崿F(xiàn)較為復雜的邏輯功能。 ( (1) ) 共享相鄰乘共享相鄰乘積項和結構積項和結構在此結構中，每個在此結構中，每個邏輯單元中含有兩邏輯單元中含有兩個或項輸出，每個個或項輸出，每個或項輸出均可連接或項輸出均可連接到相鄰的連接單元，到相鄰的連接單元，甚至本單元中的兩甚至本單元中的兩個或項都可用于相個或項都可用于相鄰的兩個邏輯單元鄰的兩個邏輯單元中。這種結構提高中。這種結構提高了各單元或門的使了各單元或門的使用效率，可實現(xiàn)較用效率，可實現(xiàn)較為復雜的邏輯功能。為復雜的邏輯功能。 ( (2) ) 多觸發(fā)器結構和多觸發(fā)器結構和“隱埋隱埋”觸發(fā)器結構觸發(fā)器結構在在CPLD的宏單元內有

24、兩個或兩個以上的觸發(fā)器，其的宏單元內有兩個或兩個以上的觸發(fā)器，其中只有一個觸發(fā)器可與中只有一個觸發(fā)器可與IO引出端相連，其余均為引出端相連，其余均為“隱埋隱埋”觸發(fā)器。它們不與觸發(fā)器。它們不與IO引出端相連，但有自引出端相連，但有自己的內部輸入信號，其輸出可以通過相應的緩沖電路己的內部輸入信號，其輸出可以通過相應的緩沖電路反饋到與陣列，從而可以構成較復雜的時序電路。反饋到與陣列，從而可以構成較復雜的時序電路。 ( (3) ) 觸發(fā)器類型觸發(fā)器類型可編程結構可編程結構通過對輸出觸發(fā)器編程，可實現(xiàn)通過對輸出觸發(fā)器編程，可實現(xiàn)4種不同類型觸發(fā)器種不同類型觸發(fā)器結構，即結構，即JKJK、D D、T T

25、和和RSRS觸發(fā)器。它們與邏輯宏單元相觸發(fā)器。它們與邏輯宏單元相配置，可實現(xiàn)多種邏輯電路結構。配置，可實現(xiàn)多種邏輯電路結構。 IO單元是單元是CPLD外部封裝引腳和內部邏輯間的接口。外部封裝引腳和內部邏輯間的接口。每個每個IO單元對應一個封裝引腳，通過對單元對應一個封裝引腳，通過對IO單元中單元中可編程單元的編程，可將引腳定義為輸入、輸出和雙向可編程單元的編程，可將引腳定義為輸入、輸出和雙向功能。功能。 2. 可編程可編程IO單元單元觸發(fā)器有兩種觸發(fā)器有兩種工作方式：當工作方式：當RL為高電平為高電平時，它被設置時，它被設置成邊沿觸發(fā)器；成邊沿觸發(fā)器；而當而當RL為低為低電平時，它被電平時，它

26、被設置成鎖存器。設置成鎖存器。 3. 可編程連線陣列可編程連線陣列可編程連線陣列的作用是在各邏輯宏單元之間和可編程連線陣列的作用是在各邏輯宏單元之間和IO單元之間提供互連網(wǎng)絡。各邏輯宏單元通過可單元之間提供互連網(wǎng)絡。各邏輯宏單元通過可編程連線陣列接收來自專用輸入或輸出端的信號，編程連線陣列接收來自專用輸入或輸出端的信號，并將宏單元的信號反饋到其需要到達的目的地。并將宏單元的信號反饋到其需要到達的目的地。這種互連機制有很大的靈活性，它允許在不影響這種互連機制有很大的靈活性，它允許在不影響引腳分配的情況下改變內部的設計。引腳分配的情況下改變內部的設計。2. FPGA 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣

27、列FPGA器件由三個可編程邏輯模塊陣列和一個可配置器件由三個可編程邏輯模塊陣列和一個可配置的靜態(tài)存儲器的靜態(tài)存儲器( (SARM) )組成。這三個可編程邏輯模塊組成。這三個可編程邏輯模塊陣列分別是：可配置邏輯模塊陣列分別是：可配置邏輯模塊( (CLBConfigurable Logic Blocks) )、輸入、輸入輸出模塊輸出模塊( (IOBInput/Output Blocks) )和互連資源和互連資源( (ICRInterconnect Capital Resource) )。 可配置邏輯模塊可配置邏輯模塊CLB以實現(xiàn)設計者以實現(xiàn)設計者所需的邏輯功能。所需的邏輯功能。IOBIOB為內部邏

28、輯與為內部邏輯與器件封裝引腳之間器件封裝引腳之間提供了可編程接口提供了可編程接口互連資源互連資源ICRICR位于位于器件內部的邏輯模器件內部的邏輯模塊之間，經(jīng)編程實塊之間，經(jīng)編程實現(xiàn)現(xiàn)CLBCLB與與CLBCLB以及以及CLBCLB與與IOBIOB之間的互之間的互連。連。 可配置邏輯模塊可配置邏輯模塊( (CLB) )是是FPGA中中的基本邏輯單元電的基本邏輯單元電路，它能實現(xiàn)絕大路，它能實現(xiàn)絕大多數(shù)的邏輯功能，多數(shù)的邏輯功能，每個每個CLBCLB主要由組主要由組合邏輯函數(shù)發(fā)生器、合邏輯函數(shù)發(fā)生器、觸發(fā)器、編程數(shù)據(jù)觸發(fā)器、編程數(shù)據(jù)存儲單元和數(shù)據(jù)選存儲單元和數(shù)據(jù)選擇器等電路組成。擇器等電路組成。

29、 CLB采用采用3個查找表結構的組合邏輯函數(shù)發(fā)生器個查找表結構的組合邏輯函數(shù)發(fā)生器F、G和和H來實現(xiàn)組合邏輯函數(shù)，來實現(xiàn)組合邏輯函數(shù)，查找表結構工作原理類似于用查找表結構工作原理類似于用ROM實現(xiàn)多種組合邏輯函數(shù)，實現(xiàn)多種組合邏輯函數(shù)，F(xiàn)、G和和H的輸入的輸入等效于等效于ROM的地址碼，通過查找的地址碼，通過查找ROM中的地址表，可以得到相應的邏輯函數(shù)中的地址表，可以得到相應的邏輯函數(shù)輸出。輸出。 可編程互連資源示意圖可編程互連資源示意圖 1.5 EDA1.5 EDA設計流程和工具設計流程和工具1.5.1 電子系統(tǒng)的設計方法電子系統(tǒng)的設計方法1.5.2 EDA設計流程設計流程1.5.3 MAX

30、+PLUSII1.5.4 VHDL1.5.1 電子系統(tǒng)的設計方法電子系統(tǒng)的設計方法 系統(tǒng)硬件的設計是從選擇具體邏輯元器件開始的， 并用這些元器件進行邏輯電路設計，完成系統(tǒng)各獨立功能模塊設計，然后再將各功能模塊連接起來，完成整個系統(tǒng)的硬件設計。上述過程從最底層設計開始， 到最高層設計完畢，故稱為自下而上的設計方法。 一、一、 傳統(tǒng)的設計方法傳統(tǒng)的設計方法傳統(tǒng)自下而上的硬件電路設計方法主要特征如下： 1. 采用通用的邏輯元器件。設計者根據(jù)需要，選擇市場上能買得到的元器件， 如54/74系列，來構成所需要的邏輯電路。2. 在系統(tǒng)硬件設計的后期進行仿真和調試。 系統(tǒng)硬件設計好以后才能進行仿真和調試，

31、進行仿真和調試的儀器一般為系統(tǒng)仿真器、 邏輯分析儀和示波器等。 由于系統(tǒng)設計時存在的問題只有在后期才能較容易發(fā)現(xiàn)， 一旦考慮不周， 系統(tǒng)設計存在缺陷， 那就得重新設計系統(tǒng)， 使得設計費用和周期大大增加。3. 主要設計文件是電原理圖。在設計調試完畢后，形成的硬件設計文件主要是由若干張電原理圖構成的。在電原理圖中詳細標注了各邏輯元器件的名稱和相互間的信號連接關系。原理圖是用戶使用和維護系統(tǒng)的依據(jù)。如果系統(tǒng)很復雜，就可原理圖是用戶使用和維護系統(tǒng)的依據(jù)。如果系統(tǒng)很復雜，就可能有成千上萬張。如此多的電原理圖給歸檔、閱讀、修改和使能有成千上萬張。如此多的電原理圖給歸檔、閱讀、修改和使用都帶來了極大的不便。

32、用都帶來了極大的不便。傳統(tǒng)的自下而上的硬件電路設計方法已經(jīng)沿用了幾十年， 隨著計算機技術、 大規(guī)模集成電路技術的發(fā)展， 這種設計方法已落后于當今技術的發(fā)展。 一種嶄新的自上而下的設計方法已經(jīng)興起， 它為硬件電路設計帶來一次重大的變革。 二、EDA設計方法20世紀80年代初， 在硬件電路設計中開始采用計算機輔助設計技術（CAD）， 開始僅僅是利用計算機軟件來實現(xiàn)印刷板的布線， 以后慢慢地才實現(xiàn)了插件板級規(guī)模的電子電路的設計和仿真。 在我國所使用的工具中，最有代表性的設計工具是Tango和早期的ORCAD。它們的出現(xiàn)，使得電子電路設計和印刷板布線工藝實現(xiàn)了自動化， 但還只能算自下而上的設計方法。

33、隨著大規(guī)模專用集成電路的開發(fā)和研制， 為了提高開發(fā)的效率和增加已有開發(fā)成果的可繼承性，以及縮短開發(fā)時間，各種新興的EDA工具開始出現(xiàn)，特別是硬件描述語言HDL（Hardware Description Language）的出現(xiàn)，使得傳統(tǒng)的硬件電路設計方法發(fā)生了巨大的變革， 新興的EDA設計方法采用了自上而下（Top Down）的設計方法。 所謂自上而下的設計方法， 就是從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設計內容細化，最后完成系統(tǒng)硬件的整體設計。 此法具有以下主要特點： 1) 電路設計更趨合理 硬件設計人員在設計硬件電路時使用PLD器件，就可自行設計所需的專用功能模塊，而無需受通用元器件的限制

34、，從而使電路設計更趨合理，其體積和功耗也可大為縮小。 2) 采用系統(tǒng)早期仿真在自上而下的設計過程中，每級都進行仿真，從而可以在系統(tǒng)設計早期發(fā)現(xiàn)設計存在的問題，這樣就可以大大縮短系統(tǒng)的設計周期，降低費用。3) 降低了硬件電路設計難度在使用傳統(tǒng)的硬件電路設計方法時，往往要求設計人員設計電路前應寫出該電路的邏輯表達式和真值表（或時序電路的狀態(tài)表），然后進行化簡等，這一工作是相當困難和繁雜的，特別是在設計復雜系統(tǒng)時，工作量大也易出錯， 如采用HDL語言，就可免除編寫邏輯表達式或真值表的過程，使設計難度大幅度下降，從而也縮短了設計周期。4) 設計文件是用HDL語言編寫的源程序好處： 一、資料量小， 便于

35、計算機保存； 二、可移植性好，HDL語言與器件無關、與工藝無關，在較長的時間內不過時。設計成果可用于其它電路設計； 三、閱讀方便，閱讀程序很容易看出某一硬件電路的工作原理和邏輯關系。1.5.2 EDA設計流程設計流程 可編程邏輯器件的設計是指利用可編程邏輯器件的設計是指利用EDA開發(fā)軟件和編程工具對器件進行開發(fā)的過開發(fā)軟件和編程工具對器件進行開發(fā)的過程。程。 高密度復雜可編程邏輯器件的設計流程如下頁所示，它包括設計輸入，功能仿真，設計處理（綜合、適配），時序仿真和器件編程及電路測試等6個步驟。原理圖/VHDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載編程下載FPGA/CPLD

36、器件和電路系統(tǒng)時序與功能門級仿真1、功能仿真、功能仿真2、時序仿真、時序仿真邏輯綜合器邏輯綜合器結構綜合器結構綜合器電路測試電路測試 可編程邏輯器件的設計是指利用可編程邏輯器件的設計是指利用EDAEDA開發(fā)軟件和編程開發(fā)軟件和編程工具對器件進行開發(fā)的過程。工具對器件進行開發(fā)的過程。 1. 設計輸入設計輸入(原理圖原理圖HDL文本編輯文本編輯)（1 1）圖形輸入）圖形輸入 圖形輸入圖形輸入 原理圖輸入原理圖輸入 狀態(tài)圖輸入狀態(tài)圖輸入 波形圖輸入波形圖輸入原理圖輸入方法的優(yōu)點: (1) 設計者進行電子線路設計不需要增加新的相關知識，如HDL等。 (2)方法與用PROTEL作圖相似，設計過程形象直觀

37、。 (3)對于較小的電路模型，其結構與實際電路十分接近，設計者易于把握電路全局。 (4)由于設計方式接近于底層電路布局，因此易于控制邏輯資源的耗用，節(jié)省面積。原理圖輸入方法的缺點: (1)由于圖形設計方式并沒有得到標準化，不同的EDA軟件中的圖形處理工具對圖形的設計規(guī)則、存檔格式和圖形編譯方式都不同，因此圖形文件兼容性差，難以交換和管理。性能優(yōu)秀的電路模塊移植和再利用十分困難。這是技術應用的最大障礙。 (2) 隨著電路規(guī)模的擴大，原理的易讀性下降，錯誤排查困難，整體調整和結構升級困難。 (3)由于在原理圖中已確定了設計系統(tǒng)的基本電路結構和元件，原理圖的設計方法明顯偏離了電子設計自動化最本質的涵

38、義。屬于傳統(tǒng)的設計方法。（2） HDL文本輸入文本輸入 使用某種硬件描述語言使用某種硬件描述語言(HDL)(HDL)對電路的接口、對電路的接口、信號、邏輯行為進行描述。如信號、邏輯行為進行描述。如VHDLVHDL或或VerilogVerilog的源的源程序。程序。 優(yōu)點：語言與工藝的無關性，可以使設計人員在系統(tǒng)設計、 邏輯驗證階段便確立方案的可行性；輸入效率高， 在不同的設計輸入庫之間的轉換非常方便。 2 設計處理設計處理語法檢查：檢查原理圖中有無漏連信號線，信號有無雙重來語法檢查：檢查原理圖中有無漏連信號線，信號有無雙重來源，文本輸入文件中關鍵字有無輸錯等各種語法錯誤，源，文本輸入文件中關鍵

39、字有無輸錯等各種語法錯誤， 并并列出錯誤信息報告供修改列出錯誤信息報告供修改設計規(guī)則檢查：檢查總的設計有無超出器件資源或規(guī)定的限設計規(guī)則檢查：檢查總的設計有無超出器件資源或規(guī)定的限制，并將編譯報告列出，制，并將編譯報告列出， 指明違反規(guī)則情況供糾正。指明違反規(guī)則情況供糾正。邏輯優(yōu)化：化簡所有的邏輯方程或用戶自建的宏，使設計占邏輯優(yōu)化：化簡所有的邏輯方程或用戶自建的宏，使設計占用的資源最少。用的資源最少。綜合：將多個模塊化設計文件合并為一個網(wǎng)表文件，并使層綜合：將多個模塊化設計文件合并為一個網(wǎng)表文件，并使層次設計平面化。次設計平面化。適配：將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，適配：將

40、由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，使之產(chǎn)生最終的下載文件使之產(chǎn)生最終的下載文件。設計過程核心環(huán)節(jié)。編譯軟件將對設計輸入文件進行語設計過程核心環(huán)節(jié)。編譯軟件將對設計輸入文件進行語法檢查、設計規(guī)則檢查、邏輯優(yōu)化、綜合和適配，最后法檢查、設計規(guī)則檢查、邏輯優(yōu)化、綜合和適配，最后產(chǎn)生編程用的編程文件。產(chǎn)生編程用的編程文件。3. 時序仿真與功能仿真時序仿真與功能仿真時序仿真功能仿真 就是接近真實器件運行特性的仿真，就是接近真實器件運行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高。因而，仿真精度高。 是直接對是直接對VHDL、原理圖描述或

41、其他、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解描述形式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設計的要求的過程，其實現(xiàn)的功能是否滿足原設計的要求的過程，仿真過程不涉及任何具體器件的硬件特性。仿真過程不涉及任何具體器件的硬件特性。功能仿真也叫前仿真。 用戶所設計的電路必須在編譯之前進行邏輯功能驗證， 此時的仿真沒有延時信息， 對于初步的功能檢測非常方便。 仿真前， 要先利用波形編輯器和硬件描述語言等建立波形文件和測試向量（即將所關心的輸入信號組合成序列）， 仿真結果將會生成報告文件和輸出信號波形， 從中便可以觀察到各個節(jié)點的信號變化。 如果發(fā)現(xiàn)錯誤， 則返回設計輸入中修

42、改邏輯設計。4. 編程下載編程下載 時序仿真完成后，時序仿真完成后， 軟件就可產(chǎn)生供器件編程軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件。對使用的數(shù)據(jù)文件。對CPLDCPLD來說，是產(chǎn)生熔絲圖文來說，是產(chǎn)生熔絲圖文件，即件，即JEDJED文件，對于文件，對于FPGAFPGA來說，是產(chǎn)生位流數(shù)據(jù)來說，是產(chǎn)生位流數(shù)據(jù)文件（文件（Bitstream GenerationBitstream Generation），然后將編程數(shù)），然后將編程數(shù)據(jù)通過下載電纜寫到目標器件中去。據(jù)通過下載電纜寫到目標器件中去。5. 硬件測試硬件測試 最后是將含有載入了設最后是將含有載入了設計的計的FPGAFPGA或或CPLDCPL

43、D的硬件系統(tǒng)的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗進行統(tǒng)一測試，以便最終驗證設計項目在目標系統(tǒng)上的證設計項目在目標系統(tǒng)上的實際工作情況，以排除錯誤實際工作情況，以排除錯誤，改進設計。，改進設計。ISP功能提高設計和應用的靈活性功能提高設計和應用的靈活性n 減少對器減少對器件的觸摸件的觸摸和損傷和損傷n 不計較器不計較器件的封裝件的封裝形式形式n 允許一般的允許一般的存儲存儲n 樣機制造方樣機制造方便便n 支持生產(chǎn)和支持生產(chǎn)和測試流程中測試流程中的修改的修改n 允許現(xiàn)場硬允許現(xiàn)場硬件升級件升級n 迅速方便地迅速方便地提升功能提升功能未編程前先焊未編程前先焊接安裝接安裝系統(tǒng)內編程系統(tǒng)內編程-ISP在系

44、統(tǒng)現(xiàn)場重在系統(tǒng)現(xiàn)場重編程修改編程修改此接口既可作編此接口既可作編程下載口，也可作程下載口，也可作JTAG接口接口 ALTERA 的 ByteBlaster（MV）下載接口 CPLD和和FPGA的編程與配置的編程與配置 10芯下載口芯下載口引腳12345678910PS 模式DCKGNDCONF_DONEVCCnCONFIG-nSTA TUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS-TDIGND 接口各引腳信號名稱接口各引腳信號名稱 CPLD的的ISP方式編程方式編程 CPLD編程下載連接圖編程下載連接圖TCK、TDO、TMS、TDI為為CPLD的的JTAG口口將編程完畢的配置器件插在相應的電路系統(tǒng)上單片機產(chǎn)生配置時序、讀取EPROM中的配置數(shù)據(jù)EPROM中放置多個不同功能的配置文件對FPGA進行配置1.5.3 EDA工具工具Max+plusII當今廣泛使用的以開發(fā)當今廣泛使用的以開發(fā)FPGAFPGA和和CPLDCPLD為主的為主的EDAEDA工具，及部工具，及部分關于分關于ASICASIC設計的設計的EDAEDA工具。工具。 EDAEDA工具