第3章組合邏輯電路

1、第第3章章 組合邏輯電路組合邏輯電路3.1 組合邏輯電路的分析與設(shè)計組合邏輯電路的分析與設(shè)計3.2 常見組合邏輯電路常見組合邏輯電路3.2.1 加法器加法器 （Adder）3.2.2 編碼器（編碼器（Encoder）3.2.3 譯碼器（譯碼器（Decoder）3.2.4 數(shù)據(jù)選擇器與數(shù)據(jù)分配器數(shù)據(jù)選擇器與數(shù)據(jù)分配器3.3 組合邏輯電路的競爭冒險現(xiàn)象組合邏輯電路的競爭冒險現(xiàn)象3.1 組合邏輯電路的分析與設(shè)計組合邏輯電路的分析與設(shè)計v組合邏輯電路，即電路的輸出僅與同一時刻電路的輸入有關(guān)系，而與此前電路的狀態(tài)無關(guān)。如前面學(xué)習(xí)的與門、或門、非門等就是簡單的組合邏輯電路。組合邏輯電路主要由邏輯門電路構(gòu)成

2、，并且輸出與輸入之間沒有反饋連接。 v組合邏輯電路的組成框圖見下圖所示。v其中，xi為輸入邏輯變量，yi為輸出邏輯變量。yi與xi之間的邏輯關(guān)系為： y1 = f1(x1xn) y2 = f2(x1xn) ym = fm(x1xn)3.1.1 組合邏輯電路的分析組合邏輯電路的分析v根據(jù)已知組合邏輯電路(邏輯圖)，運用邏輯電路運算規(guī)律，確定其邏輯功能的過程，稱為組合邏輯電路的分析。分析過程如下：v1.根據(jù)給定的邏輯電路(邏輯圖)，確定組合邏輯電路輸出邏輯表達式。推導(dǎo)輸出邏輯表達式一般按照從輸入到輸出逐級寫出的方法進行。v2.利用公式法或卡諾圖法對寫出的輸出邏輯表達式進行變換和化簡，得到最簡表達式

3、。v3.列出輸出邏輯變量的真值表。v4.分析真值表，確定、說明組合邏輯電路功能?！纠纠?.1】分析下圖所示組合邏輯電路。v解解 首先確定電路輸出邏輯表達式。v對獲得的表達式變換化簡，得到最簡輸出邏輯表達式。列出真值表。 ACABBCACABBCFFFFACFABFBCF321321,輸入變量輸出變量輸入變量輸出變量ABCFABCF00001000001010110100110101111111v分析真值表：當(dāng)三個輸入邏輯變量中存在兩個或以上的高電平1時，輸出為高電平1；否則，輸出為低電平。v所以，這是一個三位的多數(shù)表決電路。當(dāng)事件獲得多數(shù)肯定時，事件被通過?！纠纠?.2】分析下圖所示組合邏

4、輯電路。v解解 首先確定電路輸出邏輯表達式v列出對應(yīng)真值表如下 BABABAZZZBAAPZBABPZBPAP312231121,輸入變量輸出變量ABZ1Z2Z300010011001000111010v通過對真值表的分析，可以發(fā)現(xiàn)，當(dāng)輸入AB時，三個輸出Z1、Z2、Z3分別輸出高電平1。v所以，Z1表示AB。這是一個一位數(shù)值比較電路。v引入中間變量的目的是為了有順序的分析組合邏輯電路。在熟悉之后，可以不再引入中間變量而直接進行分析。 【例【例3.3】分析下圖所示組合邏輯電路。解解 確定電路輸出邏輯表達式：CBACABBCACBACBACBACBAFFFFCBAFCBAAFFCBACFFCBF

5、BAF)()(5435241321列出真值表 輸入變量輸出變量ABCF00010010010001111000101111011110分析真值表，可以確定該組合邏輯電路的邏輯功能為： 當(dāng)輸入A、B、C全0或存在偶數(shù)個1時，電路輸出為1。 上述邏輯功能的實現(xiàn)電路，用到了7個門電路，較為復(fù)雜。因此對邏輯函數(shù)F的表達式進行適當(dāng)變換：CBACBACBAABCBABACBACABBCACBAF)()()(即使用同或門和異或門，實現(xiàn)電路較為簡單，見圖 (b)。【例【例3.4】分析下圖描述波形對應(yīng)組合邏輯電路的功能。v解解 波形圖是描述電路的方法之一。根據(jù)已知輸入輸出波形圖，可以獲得電路真值表。分析真值表知

6、，該電路反映了輸入輸出之間的“異或”邏輯關(guān)系。輸入變量輸出變量ABF0000111011103.1.2 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計v組合邏輯電路的設(shè)計是從擬實現(xiàn)的電路邏輯功能出發(fā)，運用邏輯運算規(guī)律，求出實現(xiàn)目標(biāo)邏輯功能的最佳邏輯電路的過程。v組合邏輯電路的設(shè)計步驟為：1.根據(jù)擬實現(xiàn)的邏輯功能，建立該邏輯問題的真值表。確定輸入、輸出各變量間的邏輯關(guān)系，列出真值表。2.根據(jù)真值表，求出輸出邏輯表達式，并進行變換和化簡，得到需要的最簡表達式。3.根據(jù)表達式，畫出邏輯圖，用要求的門電路實現(xiàn)電路功能?！纠纠?.5】設(shè)計一個三變量相異電路，用與非門實現(xiàn)。v解解 三變量相異電路，即當(dāng)三個輸入邏輯

7、變量取值相同時，輸出為0；當(dāng)三個輸入邏輯變量取值不同時，輸出為1。根據(jù)題意，列出真值表如下 輸入變量輸入變量ABCFABCF00011000001010100100110001101111v獲得邏輯函數(shù)F的最簡表達式 v獲得滿足本題設(shè)計要求的邏輯電路如下 BACBCABACBCABACBCAF解解根據(jù)題意，設(shè)A、B、C代表三臺設(shè)備故障情況，有故障為1，無故障為0；Y、R分別代表黃燈和紅燈的狀態(tài)，燈亮為1，顯示出現(xiàn)故障；燈滅為0，表示運轉(zhuǎn)正常。列出真值表如下?！纠纠?6】 設(shè)計一個組合邏輯電路，正確顯示設(shè)備故障情況。 用兩個燈顯示三臺設(shè)備故障情況：一臺設(shè)備出現(xiàn)故障時，黃燈亮；兩臺設(shè)備出現(xiàn)故障時

8、，紅燈亮；三臺設(shè)備出現(xiàn)故障時，兩燈同時亮。輸入變量輸出變量ABCYR0000000110010100110110010101011100111111根據(jù)真值表，利用卡諾圖法獲得輸出Y、R的最簡表達式。ACBCABRCBACBACBACBBCACBCBAABCCBACBACBAY)()()()(將上式適當(dāng)變換，得到用異或門、與非門組成的實現(xiàn)電路如下。實例演練實例演練1 火車過站順序火車過站順序v火車站有特快（）、直快()和慢車()三種列車進出，過站時的優(yōu)先順序為：特快、直快、慢車。在經(jīng)過車站時，同一時間內(nèi)只給出一個開車信號，即只能有一個開車信號，即只能有一趟列車開車。請用入門、非門設(shè)計一個指示列

9、車等待進站的邏輯電路。 v解： 根據(jù)題意，按特快、直快和慢車的優(yōu)先順序列出三個變量開出的真值表，如表3-7所示。A BC輸入變量輸出變量ZAZBZC 000000 001001 010010 011010 100100 101100 110100 111100 v 依據(jù)真值表寫出邏輯表達式：vZA=AvZB=+ BC=BvZC=v 根據(jù)邏輯表達式使用與門、電路，如圖3-12所示。圖3.12 開車信號控制邏輯電路3.2 常見組合邏輯電路常見組合邏輯電路v3.2.1 加法器加法器 （Adder） 1.半加器（半加器（Half Adder） 只考慮本位兩個數(shù)相加，不考慮低位進位的加法運算，稱為半加。

10、完成半加功能的電路，稱為半加器。半加器真值表如下 輸入變量輸出變量ABCS0000010110011110v半加器輸出的邏輯表達式為v半加器的框圖、實現(xiàn)電路、邏輯符號如圖所示。ABCBABABAS 2.一位全加器（一位全加器（Full Adder） v考慮本位兩個數(shù)相加與低位進位的加法稱為全加，完成全加功能的電路稱為全加器。全加器的真值表如下： 輸入變量輸出變量ABCi-1CiSi0000000101010010111010001101101101011111根據(jù)真值表， 獲得輸出表達式：v全加器的框圖、實現(xiàn)電路、邏輯符號如圖所示。iiiiiiiiiiiiiiiiiiiiiiiiiiiiiii

11、iiiBACBACBACBACBACBACCBACBACBACBACBAS1111111111)(3.多位全加器多位全加器 v（1）串行進位加法器。v該電路實現(xiàn)兩個四位二進制數(shù)A=A3A2A1A0和B=B3B2B1B0 的相加。vF=A+B=A3A2A1A0+B3B2B1B0 =C3S3S2S1S0v該電路優(yōu)點是電路簡單。缺點是低位產(chǎn)生的進位信號需逐級傳送，工作速度較慢。位數(shù)越多，速度越慢。為了提高運算速度，需減少進位信號傳送所需的時間。（2）超前進位加法器。電路中增加了快速進位電路，在進行算術(shù)運算的同時，將進位信號也計算出來，以提高運算速度。 v根據(jù)全加器中向高位進位Ci的真值表，可以得到C

12、i的另一種表示形式，即vCi=AiBi+BiCi-1+AiCi-1 因此只要已知輸入信號A、B及最低位進位信號C-1，利用上述表達式確定的快速進位電路，可以迅速求出每一位的進位數(shù)值，提高電路的運算速度。兩塊四位全加器首尾相連可組成八位二進制全加器。圖3.17是兩塊7483A（帶快速進位的四位二進制全加器）組成的八位二進制超前進位加法器。其中最低位進位輸入CI接地，最高位進位輸出CO作為整個電路的進位輸出。3.2.2 編碼器（編碼器（Encoder）v定義：數(shù)字電路中，需要將具有某種特定含義的信號變成代碼，利用代碼表示具有特定含義對象的過程，稱為編碼。能夠完成編碼功能的器件，稱為編碼器。 v1.

13、普通編碼器普通編碼器 電路在某一時刻只能對一個輸入信號進行編碼，即只能有一個輸入端有效、存在有效輸入信號。 由于n位二進制代碼可以表示2n種不同的狀態(tài)，所以，2n個輸入信號只需要n個輸出就能夠完成編碼工作。 【例【例3.7】設(shè)計一個83線普通編碼器。v解解 83線普通編碼器，屬于二進制編碼器。X7X0表示八路輸入，Y2Y0 表示三路輸出。設(shè)輸入、輸出均為高電平有效，列出83線編碼器的真值表 。輸入變量輸出變量X7X6X5X4X3X2X1X0Y2Y1Y0000000010000000001000100000100010000010000110001000010000100000101010000

14、0011010000000111v8個輸入變量中在某一時刻只有一個變量取1，其余變量均為0，這樣的一組變量稱為互相排斥的變量。在8個輸入變量28 = 256個變量取值組合中，僅用到其中的8個，其余248個變量組合，均作為無關(guān)項出現(xiàn)。可以求出：vY2=X4+X5+X6+X7vY1=X2+X3+X6+X7vY0=X1+X3+X5+X7v與非門實現(xiàn)的83線普通編碼器如下 2.優(yōu)先編碼器（優(yōu)先編碼器（Priority Encoder）v優(yōu)先編碼允許多個有效輸入信號同時存在，但根據(jù)事先設(shè)定的優(yōu)先級別不同，編碼器只接受輸入信號中優(yōu)先級別最高的編碼請求，而不響應(yīng)其他的輸入信號。v【例【例3.8】設(shè)計一個84

15、21BCD優(yōu)先編碼器，設(shè)大數(shù)優(yōu)先級別高。 解解 該優(yōu)先編碼器具有十個輸入端，代表十進制數(shù)09，用X0X9表示；有四個輸出端，代表對應(yīng)輸入的8421碼，用A、B、C、D表示。輸入十進制數(shù)越大，其優(yōu)先級別越高。設(shè)輸入、輸出均為高電平有效，該優(yōu)先編碼器真值表如下。輸入變量輸出變量X9X8X7X6X5X4X3X2X1X0ABCD00000000010000000000001 000100000001 00100000001 0011000001 010000001 01010001 0110001 011101 10001 1001v根據(jù)真值表，可以得到輸出A、B、C、D的表達式 )()()(1246

16、3465678912345678934567895678978992453456789234567893456789678978945678945678956789678978989899YYYYYYYYYYYYYYYYYYYYYYYYYYYYYYYYYYYYYDYYYYYYYYYYYYYYYYYYYYYYYYYYYYYYYYCYYYYYYYYYYYYYYYYYYYYYYYYBYYYYYA83線優(yōu)先編碼器74LS148v74LS148具有八位輸入，三位輸出。均為低電平有效。v電路增加了部分使能端(Enable Pin)：使能輸入端 (低電平有效)、使能輸出端 EO(高電平有效)、優(yōu)先標(biāo)志端 (

17、低電平有效)。 0INEIGS 74LS148功能表功能表 輸入變量輸出變量111111011111111111100111111101110101111110110010111110101010111101000101110011010110010010100010100000017IN6INEI5IN4IN3IN2IN1IN0IN2A1A0AGSEO【例【例3.9】利用74LS148構(gòu)成164線優(yōu)先編碼器。v解解 將兩塊83線優(yōu)先編碼器74LS148通過使能端連接，并輔以必要的門電路，即可完成164線優(yōu)先編碼功能，見下圖。 電路工作過程如下：v當(dāng) 中有低電平輸入時，（H）塊工作。此時， E

18、OH=1， 。由于EOH =1，（L）塊不工作，其輸出 均為1。例如：當(dāng)輸入 =0時，（L）塊不工作，（H）塊 的 。電路總輸出為 。v當(dāng) 全為高電平輸入時，（H）塊不工作。其輸 出 ，此時，EOH = =0，（L）塊工作。例如：輸入 =0，則（L）塊工作，其輸出 ，電路總輸出為：v利用兩塊74LS148級聯(lián)，可以構(gòu)成164線優(yōu)先編碼器。 8IN15IN03 AGS0A2A12IN011012AAA00110123AAAA8IN15IN111012AAALEI3IN100012AAA11000123AAAA識圖識圖2 編碼器的識圖與應(yīng)用編碼器的識圖與應(yīng)用 v利用74LS148構(gòu)成164線優(yōu)先編

19、碼器, 可將兩塊83線優(yōu)先編碼器74LS148通過使能端連接，即可完成164線優(yōu)先編碼功能。圖3.22 83線優(yōu)先編碼器74LS148輸入變量輸出變量EO11111101111111111110011111110111010111111011001011111010101011110100010111001101011001001010 001010000001表表3.13 74LS148功能表功能表圖3.23 164線優(yōu)先編碼器電路圖3.2.3 譯碼器（譯碼器（Decoder）v1變量譯碼器變量譯碼器 具有m個輸入端，2m個輸出端。輸入信號是二進制代碼，輸出信號是一組對應(yīng)輸入的電平信號。不同

20、的輸入代碼組合，分別在不同的輸出端呈現(xiàn)有效電平。2-4線譯碼器功能表如下。 輸入變量輸出變量A1A0Y3Y2Y1Y0000001010010100100111000v輸出的表達式如下 v實現(xiàn)以上譯碼功能的電路如下： 010AAY 011AAY 012AAY 013AAY 38線變量譯碼器74LS138 v該電路除輸入、輸出端以外，增加了三個使能端： 。既便于電路級聯(lián)，擴大輸入端的個數(shù)；同時通過使能端控制信號的作用，控制可能出現(xiàn)的冒險現(xiàn)象。 BAGGG221,74LS138功能表功能表 輸入變量輸出變量G1A2A1A0011111111111111111111111111100000111111

21、10100001111111011000101111101110001111110111100100111011111001011101111110011010111111100111011111117Y6Y5Y4Y3Y2Y1Y0YAG2BG2利用譯碼器的使能端，可以方便的實現(xiàn)電路功能擴展 v【例【例3.10】 利用74LS138實現(xiàn)416線譯碼功能。解解 74LS138的使能端級聯(lián)，可方便的將38線譯碼器擴展完成 416線譯碼功能。設(shè)為A3A2A1A0，輸出為 。實現(xiàn)電路如下。0Y15Y電路工作過程如下：v當(dāng)輸入A3=0時，（L）塊工作，此時根據(jù)A2A1A0的取值組合，在 中選擇一路輸出，完

22、成00000111的譯碼工作。v當(dāng)輸入A3=1時，（H）塊工作，此時根據(jù)A2A1A0的 取值組合，在 中選擇一路輸出，完成10001111的譯碼工作。v將以上兩種情況綜合在一起，利用兩塊74LS138級聯(lián)就能夠完成416線譯碼功能。0Y7Y8Y15Yv【例【例3.11】 試用一塊74LS138實現(xiàn)下列邏輯函數(shù)。v解解 根據(jù)38線譯碼器74LS138真值表可知：譯碼器正常工作時，滿足： （mi為最小項，i的取值由07）。即每個輸出變量僅包含一個輸入變量構(gòu)成的最小項。所以，可以將邏輯函數(shù)F1、F2變換為： 設(shè)譯碼器使能端 ，保證譯碼器處于正常工作狀態(tài)。將函數(shù)輸入變量A、B、C分別接至譯碼器數(shù)據(jù)輸入

23、端A2、A1、A0，實現(xiàn)函數(shù)F1、F2的連接圖如下。 BCBACAFABCCBACBACBAF21iimY 73217321732127421742174211YYYYmmmmmmmmBCBACAFYYYYmmmmmmmmABCCBACBACBAF0, 1221BAGGGv若定義輸入變量A為被減數(shù)，B為減數(shù)，C為低位對本位的借位，則該電路可以實現(xiàn)一位全減器的邏輯功能。v利用譯碼器實現(xiàn)邏輯函數(shù)時，如果譯碼器數(shù)據(jù)輸入端不能滿足邏輯函數(shù)輸入變量個數(shù)的要求，應(yīng)先利用譯碼器使能端進行擴展后，再完成實現(xiàn)邏輯函數(shù)的工作。2碼制變換譯碼器碼制變換譯碼器v碼制變換譯碼器將輸入的BCD碼變換成相應(yīng)十個輸出信號，也

24、稱作410線譯碼器。這種譯碼器，具有m=4個輸入端，n=10個輸出端，n2m，也稱為部分譯碼器。v下圖所示為8421碼輸入的410線譯碼器74LS42。74LS42功能表如下 十進制數(shù)輸入輸出-輸出端全部顯示，表示輸入無效。7Y6Y5Y4Y3Y2Y1Y0Y9Y8Y 3.顯示譯碼器顯示譯碼器 v能夠?qū)⑤斎攵M制代碼以十進制（或十六進制）數(shù)形式顯示所需的轉(zhuǎn)換電路稱為顯示譯碼器。(1)數(shù)碼顯示器件。用來顯示數(shù)字和符號。使用較多的是七段數(shù)碼顯示器。主要包括發(fā)光二極管(LED)數(shù)碼管和液晶顯示(LCD)數(shù)碼管兩種。LED數(shù)碼管通過點亮不同位置上的LED使其顯示不同的字符形狀，并將需顯示的各段按ag命名

25、，如下所示。其優(yōu)點是具有較高亮度、工作電壓較低、體積小、可靠性高、有多種顏色可供選擇，應(yīng)用廣泛；但工作電流較大。 v七段顯示器中的LED根據(jù)連接方式的不同，分為共陰極與共陽極兩種連接方式。vLCD數(shù)碼管是利用液晶材料在電場作用下會吸收光線的特性顯示數(shù)碼。優(yōu)點是耗電較低、體積小、重量輕、顯示清晰；但顯示亮度較低。v中規(guī)模BCD譯碼/驅(qū)動器74LS47 其中，A3A2A1A0是4位BCD碼輸入， 是七段輸出，輸出低電平有效。74LS47功能表如下。 ag（2）數(shù)字顯示譯碼/驅(qū)動器十進制數(shù)輸入輸出A3A2A1A001100001000000111000111001111210010100100103

26、1001110000110410100110011005101011010010061011011100000710111100011118110001000000091100110001100101101011110010111101111100110121110011011100131110110110100141111011110000151111111111111LTRBIRBOBI /abcdefgv利用74LS47和數(shù)碼顯示器件配合構(gòu)成的具有滅0效果的8位數(shù)碼顯示電路如下。識圖識圖3 譯碼器的識圖與應(yīng)用譯碼器的識圖與應(yīng)用v利用74LS47和數(shù)碼顯示器件配合構(gòu)成的具有滅0效果的8位數(shù)

27、碼顯示電路。74LS47是一種BCD碼輸入，開路輸出的4線七段譯碼/驅(qū)動器。外引線功能圖見圖3.30所示。圖3.30 4線七段譯碼/驅(qū)動器74LS47十進制數(shù)輸入輸出A3A2A1A001100001000000111000111001111210010100100103100111000011041010011001100510101101001006101101110000071011110001111811000100000009110011000110010110101111001011110111110011012111001101110013111011011010014111101

28、1110000151111111111111表表3.17 74LS47功能表功能表圖3.31 8位數(shù)碼顯示電路3.2.4 數(shù)據(jù)選擇器與數(shù)據(jù)分配器數(shù)據(jù)選擇器與數(shù)據(jù)分配器v1.數(shù)據(jù)選擇器（數(shù)據(jù)選擇器（Data selector） 數(shù)據(jù)選擇器是從多路輸入數(shù)據(jù)中選擇一路送至輸出端的數(shù)字器件，是一種多輸入、單輸出的組合邏輯電路，也稱為多路選擇器或多路開關(guān)。常見數(shù)據(jù)選擇器包括2選1、4選1、8選1、16選1等。（1）4選1數(shù)據(jù)選擇器 下圖為雙4選1數(shù)據(jù)選擇器74LS153，其作用相當(dāng)于兩個單刀四擲開關(guān)。 vD0D3為數(shù)據(jù)輸入端，其個數(shù)稱為通道數(shù)；Y為數(shù)據(jù)輸出端； 為選通輸入端，該信號的狀態(tài)決定電路的工作狀

29、態(tài)：v =0 時，電路正常工作，輸出被選中數(shù)據(jù)。A1A0為地址輸入端，根據(jù)A1A0的組合，從輸入中選中一路數(shù)據(jù)，進行傳送輸出，74LS153中的兩個數(shù)據(jù)選擇器共用一組地址輸入端。地址輸入端的個數(shù)m與通道數(shù)n應(yīng)滿足n=2m。 v74LS153功能表如下。STST74LS153功能表功能表 輸入變量 輸出變量 A1A0D3D2D1D0Y100000000011001000011101000010110110001111ST由功能表，可以得到： v（2）數(shù)據(jù)選擇器的應(yīng)用。 a.通道數(shù)擴展。數(shù)據(jù)選擇器的輸入端個數(shù)不足時，利用選通端可進行通道數(shù)的擴展，以滿足輸入數(shù)據(jù)的要求。下圖所示為74LS153完成8

30、選1的功能。 )(301201101001DAADAADAADAASTYv當(dāng) =0時，數(shù)據(jù)選擇器（H）工作，根據(jù)地址輸入A1A0的取值，從輸入D4D7中選擇一路輸出；當(dāng) =1時，數(shù)據(jù)選擇器（L）工作，根據(jù)地址輸入A1A0的取值，從輸入D0D3中選擇一路輸出。依靠這種方法完成8選1。 利用五塊4選1數(shù)據(jù)選擇器，完成16選1的電路圖如下： STSTb實現(xiàn)邏輯函數(shù) v數(shù)據(jù)選擇器輸出函數(shù)表達式中包含地址變量的所有最小項，因此可通過數(shù)據(jù)輸入端控制輸出函數(shù)中包含的最小項。它的這種特性可以被用來實現(xiàn)邏輯函數(shù)。若數(shù)據(jù)選擇器地址輸入端個數(shù)為n，則該數(shù)據(jù)選擇器能夠?qū)崿F(xiàn)含有n+1個變量的邏輯函數(shù)。其中n個變量作為數(shù)

31、據(jù)選擇器地址輸入端變量，一個變量從數(shù)據(jù)輸入端、作為輸入數(shù)據(jù)以原變量或反變量的形式輸入。v【例【例3.12】 8選1數(shù)據(jù)選擇器74LS151邏輯符號、外引線功能圖及功能簡表如下所示。利用它實現(xiàn)邏輯函數(shù)F(A,B,C,D)=m（0,1,5,6,8,9,11,13,14）。74LS151功能簡表功能簡表 輸入變量輸出變量A2A1A0Y1010000D00001D10010D20011D30100D40101D50110D60111D7WST0D1D2D3D4D5D6D7Dv解解 F(A,B,C,D)=m(0,1,5,6,8,9,11,13,14) = 該函數(shù)含有四個輸入變量，將其中的三個作為數(shù)據(jù)選擇

32、器地址輸入變量，一個作為數(shù)據(jù)輸入變量。選擇A、B、C作為地址輸入變量，D作為數(shù)據(jù)輸入變量，將數(shù)據(jù)選擇器的輸出記為Y 。 將函數(shù)F整理為： F與Y比較，可得： 將D0D7加至數(shù)據(jù)輸入端，在變量A、B、C的控制下，可實現(xiàn)邏輯函數(shù)F，見下圖。 DABCDCABCDBADCBADCBADBCADCBADCBADCBA76543210ABCDDCABCDBADCBABCDADCBACDBADCBAYDABCDCABCDBADDCBADBCADCBADDCBADABCDCABCDBADCBADCBADBCADCBADCBADCBAF)()(DDDDDDDDDDDD76543210, 1, 1, 0, 1【

33、例【例3.12】連接圖 v【例【例3.13】 利用74LS151實現(xiàn)邏輯函數(shù)解解 該函數(shù)共含有三個輸入變量，可以用4選1數(shù)據(jù)選擇器實現(xiàn)?，F(xiàn)在利用8選1數(shù)據(jù)選擇器74LS151實現(xiàn)它。 將三個輸入邏輯變量A、B、C全部作為數(shù)據(jù)選擇器的地址輸入變量?？傻茫?連接圖如下： CBCABAFCABCBACBABCACBACBAAACBBBCACCBACBCABAF)()()(0, 1, 076543210DDDDDDDDv【例【例3.13】連接圖v 2.數(shù)據(jù)分配器（數(shù)據(jù)分配器（Demnltiplexer） 數(shù)據(jù)分配器能夠?qū)⒁粋€輸入數(shù)據(jù)傳送至若干個輸出端中任何一個，它將一路輸入變?yōu)槎嗦份敵?，也稱為多路解調(diào)器。它可以將串行數(shù)據(jù)輸入變?yōu)椴⑿袛?shù)據(jù)