EDA技術(shù)實(shí)驗(yàn)教案(最新)a

1、 EDA技術(shù)實(shí)驗(yàn)教案實(shí)驗(yàn)一1位全加器原理圖輸入設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、 熟悉QuartusII軟件的基本使用方法。2、 熟悉EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用方法。3、 了解原理圖輸入設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試好一個(gè)1位二進(jìn)制全加器，并用GW48ESEDA實(shí)驗(yàn)開發(fā)系統(tǒng)（擬采用的實(shí)驗(yàn)芯片的型號(hào)為EPF10K20TC1444或EP1K30TC1443）進(jìn)行系統(tǒng)仿真、硬件驗(yàn)證。設(shè)計(jì)1位二進(jìn)制全加器時(shí)要求先用基本門電路設(shè)計(jì)一個(gè)1位二進(jìn)制半加器，再由基本門電路和1位二進(jìn)制半加器構(gòu)成1位二進(jìn)制全加器。三、實(shí)驗(yàn)條件1、 開發(fā)條件：QuartusII2、 實(shí)驗(yàn)設(shè)備：GW48ESEDA實(shí)驗(yàn)開發(fā)系統(tǒng)、聯(lián)想電腦3、 擬用芯

2、片：EPF10K20TC1444或EP1K30TC1443四、實(shí)驗(yàn)設(shè)計(jì) 半加器(h_adder.gdf)全加器(f_adder.gdf)實(shí)驗(yàn)結(jié)果 半加器仿真波形半加器引腳鎖定實(shí)驗(yàn)芯片：EPF10K20TC144-4選用模式：模式5設(shè)計(jì)實(shí)體I/O標(biāo)識(shí)I/O來(lái)源/去向結(jié)構(gòu)圖上的信號(hào)名芯片引腳號(hào)a鍵1PIO08b鍵2PIO19so二極管D1PIO820co二極管D2PIO921全加器仿真波形全加器引腳鎖定實(shí)驗(yàn)芯片：EPF10K20TC144-4選用模式：模式5設(shè)計(jì)實(shí)體I/O標(biāo)識(shí)I/O來(lái)源/去向結(jié)構(gòu)圖上的信號(hào)名芯片引腳號(hào)ain鍵1PIO08bin鍵2PIO19cin鍵3PIO210sum二極管D1PI

3、O820cout二極管D2PIO921全加器真值表ain01010101bin00110011cin00001111sum01101001cout00010111實(shí)驗(yàn)二1位全加器VHDL文本輸入設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、熟悉QuartusII軟件的基本使用方法。2、熟悉EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用方法。3、了解VHDL文本輸入設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試好一個(gè)1位二進(jìn)制全加器，并用GW48ESEDA實(shí)驗(yàn)開發(fā)系統(tǒng)（擬采用的實(shí)驗(yàn)芯片的型號(hào)為EPF10K20TC1444或EP1K30TC1443）進(jìn)行系統(tǒng)仿真、硬件驗(yàn)證。設(shè)計(jì)1位二進(jìn)制全加器時(shí)要求先設(shè)計(jì)一個(gè)或門和一個(gè)1位二進(jìn)制半加器，再由或門和1位二進(jìn)制半

4、加器構(gòu)成1位二進(jìn)制全加器。三、實(shí)驗(yàn)條件1、開發(fā)條件：QuartusII2、實(shí)驗(yàn)設(shè)備：GW48ESEDA實(shí)驗(yàn)開發(fā)系統(tǒng)、聯(lián)想電腦3、擬用芯片：EPF10K20TC1444或EP1K30TC1443四、實(shí)驗(yàn)設(shè)計(jì)-或門邏輯描述（or2a.vhd） LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a; ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHIT

5、ECTURE one;-半加器描述（h_adder.vhd）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so = a XOR b ; co ain, b=bin, co=d, so=e); u2 : h_adder PORT MAP(a=e, b=cin, co=f, so=sum); u3 : or2

6、a PORT MAP(a=d, b=f, c=cout); END ARCHITECTURE fd1 ;或門仿真波形半加器仿真波形全加器仿真波形全加器引腳鎖定實(shí)驗(yàn)芯片：EPF10K20TC144-4選用模式：模式5設(shè)計(jì)實(shí)體I/O標(biāo)識(shí)I/O來(lái)源/去向結(jié)構(gòu)圖上的信號(hào)名芯片引腳號(hào)ain鍵1PIO08bin鍵2PIO19cin鍵3PIO210sum二極管D1PIO820cout二極管D2PIO921全加器真值表ain01010101bin00110011cin00001111sum01101001cout00010111實(shí)驗(yàn)三有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器VHDL文本輸入設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、熟悉Quar

7、tusII軟件的基本使用方法。2、熟悉EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用方法。3、學(xué)習(xí)時(shí)序電路的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。二、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試好一個(gè)有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器，并用GW48ESEDA實(shí)驗(yàn)開發(fā)系統(tǒng)（擬采用的實(shí)驗(yàn)芯片的型號(hào)為EPF10K20TC1444或EP1K30TC1443）進(jìn)行系統(tǒng)仿真、硬件驗(yàn)證。設(shè)計(jì)有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器時(shí)要求先設(shè)計(jì)一個(gè)或門和一個(gè)十進(jìn)制計(jì)數(shù)器，再由十進(jìn)制計(jì)數(shù)器構(gòu)成兩位十進(jìn)制計(jì)數(shù)器。三、實(shí)驗(yàn)條件1、開發(fā)條件：QuartusII2、實(shí)驗(yàn)設(shè)備：GW48ESEDA實(shí)驗(yàn)開發(fā)系統(tǒng)、聯(lián)想電腦3、擬用芯片：EPF10K20TC1444或EP1K30T

8、C1443四、實(shí)驗(yàn)設(shè)計(jì)-十進(jìn)制計(jì)數(shù)器(cnt10.vhd)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt10 IS PORT (clk : IN STD_LOGIC; clr : IN STD_LOGIC; enb : IN STD_LOGIC; outy : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cout : OUT STD_LOGIC); END cnt10;ARCHITECTURE behav OF cnt10 ISBEGINPROCESS

9、(clk, clr, enb) VARIABLE cqi : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF clr = 1 THEN cqi := 0000; ELSIF CLKEVENT AND CLK = 0 THEN IF enb = 1 THENIF cqi1001 THEN cqi := cqi + 1; ELSE cqi := 0000;END IF;END IF;END IF; outy = cqi ;coutclkin, clr=clrin, enb=enbin, outy=outlow, cout=a);u2 : cnt10 PORT MAP(cl

10、k=a, clr=clrin, enb=enbin, outy=outhigh, cout=coutout);END ARCHITECTURE one;十進(jìn)制計(jì)數(shù)器仿真波形兩位十進(jìn)制計(jì)數(shù)器仿真波形兩位十進(jìn)制計(jì)數(shù)器管腳鎖定實(shí)驗(yàn)?zāi)Ｊ剑篘O：5設(shè)計(jì)實(shí)體I/O標(biāo)識(shí)I/O來(lái)源/去向信號(hào)名芯片管腳序號(hào)enbin鍵1PIO08clrin鍵2PIO19clkinCLOCK0CLOCK054coutout二極管D1PIO820outlow3.0數(shù)碼管1PIO16PIO193033outhigh3.0數(shù)碼管2PIO20PIO233639實(shí)驗(yàn)四4位十進(jìn)制頻率計(jì)VHDL文本輸入設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、熟悉QuartusI

11、I軟件的基本使用方法。2、熟悉EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用方法。3、學(xué)習(xí)時(shí)序電路的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。二、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試好一個(gè)4位十進(jìn)制頻率計(jì)，并用GW48ES EDA實(shí)驗(yàn)開發(fā)系統(tǒng)（擬采用的實(shí)驗(yàn)芯片的型號(hào)為EPF10K20TC1444或EP1K30TC1443）進(jìn)行系統(tǒng)仿真、硬件驗(yàn)證。設(shè)計(jì)4位十進(jìn)制頻率計(jì)時(shí)要求先設(shè)計(jì)一個(gè)測(cè)頻控制器、一個(gè)十進(jìn)制計(jì)數(shù)器和一個(gè)4位鎖存器，再組裝成4位十進(jìn)制頻率計(jì)。三、實(shí)驗(yàn)條件1、開發(fā)條件：QuartusII/MaxplusII2、實(shí)驗(yàn)設(shè)備：GW48ESEDA實(shí)驗(yàn)開發(fā)系統(tǒng)、聯(lián)想電腦3、擬用芯片：EPF10K20TC1444或EP1K30T

12、C1443四、實(shí)驗(yàn)設(shè)計(jì)-測(cè)頻控制器(testctl.vhd)LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL IS PORT ( CLKK : IN STD_LOGIC; - 1Hz測(cè)頻控制時(shí)鐘 CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC); - 計(jì)數(shù)器時(shí)鐘使能、計(jì)數(shù)器清零、鎖存信號(hào) END TESTCTL;ARCHITECTURE behav OF TESTCTL IS SIGNAL DIV2CLK : STD_LOGIC;BEGIN P

13、ROCESS( CLKK ) BEGIN IF CLKKEVENT AND CLKK = 1 THEN DIV2CLK = NOT DIV2CLK; -1Hz時(shí)鐘二分頻 END IF; END PROCESS; PROCESS (CLKK, DIV2CLK) BEGIN IF CLKK=0 AND Div2CLK=0 THEN RST_CNT = 1;-產(chǎn)生計(jì)數(shù)器清零信號(hào) ELSE RST_CNT=0; END IF; END PROCESS; LOAD= NOT DIV2CLK ; CNT_EN = DIV2CLK;END behav;-十進(jìn)制計(jì)數(shù)器(cnt10.vhd)LIBRARY IE

14、EE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt10 IS PORT (clk : IN STD_LOGIC; clr : IN STD_LOGIC; enb : IN STD_LOGIC; outy : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cout : OUT STD_LOGIC); END cnt10;ARCHITECTURE behav OF cnt10 ISBEGINPROCESS(clk, clr, enb) VARIABLE cqi : STD_LOGI

15、C_VECTOR(3 DOWNTO 0);BEGINIF clr = 1 THEN cqi := 0000; ELSIF CLKEVENT AND CLK = 1 THEN IF enb = 1 THENIF cqi1001 THEN cqi := cqi + 1; ELSE cqi := 0000;END IF;END IF;END IF; outy = cqi ;cout=cqi(0) AND (NOT cqi(1) AND (NOT cqi(2) AND cqi(3);END PROCESS; END behav;-4位鎖存器(reg4b.vhd)LIBRARY IEEE; USE IE

16、EE.STD_LOGIC_1164.ALL;ENTITY REG4B IS PORT ( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END REG4B;ARCHITECTURE behav OF REG4B ISBEGIN PROCESS(LOAD, DIN) BEGIN IF LOADEVENT AND LOAD = 1 THEN DOUT clkin, CNT_EN=a_ena, RST_CNT=b_rst, LOAD=c_loa

17、d);u2 : cnt10 PORT MAP(clk=fin, clr=b_rst, enb=a_ena, outy=outy1, cout=cout1);u3 : cnt10 PORT MAP(clk=cout1, clr=b_rst, enb=a_ena, outy=outy2, cout=cout2);u4 : cnt10 PORT MAP(clk=cout2, clr=b_rst, enb=a_ena, outy=outy3, cout=cout3);u5 : cnt10 PORT MAP(clk=cout3, clr=b_rst, enb=a_ena, outy=outy4, cou

18、t=coutt);u6 : REG4B PORT MAP(LOAD=c_load, DIN=outy1, DOUT=out1);u7 : REG4B PORT MAP(LOAD=c_load, DIN=outy2, DOUT=out2);u8 : REG4B PORT MAP(LOAD=c_load, DIN=outy3, DOUT=out3);u9 : REG4B PORT MAP(LOAD=c_load, DIN=outy4, DOUT=out4);END ARCHITECTURE one;四位十進(jìn)制頻率計(jì)仿真波形（clkin:1s，fin:300us）四位十進(jìn)制頻率管腳鎖定實(shí)驗(yàn)?zāi)Ｊ剑篘O

19、：5設(shè)計(jì)實(shí)體I/O標(biāo)識(shí)I/O來(lái)源/去向信號(hào)名芯片管腳序號(hào)clkinClock1Clock155finClock0Clock054out1數(shù)碼管1PIO16PIO193033out2數(shù)碼管2PIO20PIO233639out3數(shù)碼管3PIO24PIO2741、42、65、67out4數(shù)碼管4PIO28PIO3168、69、70、72coutt二極管D1PIO820實(shí)驗(yàn)五數(shù)字秒表VHDL文本輸入設(shè)計(jì)。實(shí)驗(yàn)?zāi)康?、 熟悉QuartusII軟件的基本使用方法。2、 熟悉EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用方法。3、 學(xué)習(xí)時(shí)序電路的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。實(shí)驗(yàn)儀器聯(lián)想電腦，GW48EDA實(shí)

20、驗(yàn)開發(fā)系統(tǒng)設(shè)計(jì)任務(wù)1、設(shè)計(jì)一個(gè)計(jì)時(shí)范圍為0.01秒1小時(shí)的數(shù)字秒表，應(yīng)具有停表、恢復(fù)、清零功能。實(shí)驗(yàn)要求1、 畫出系統(tǒng)的原理框圖，說(shuō)明系統(tǒng)中各主要組成部分的功能。2、 編寫各個(gè)VHDL源程序。3、 根據(jù)選用的軟件編好用于系統(tǒng)仿真的測(cè)試文件。4、 根據(jù)選用的軟件及EDA實(shí)驗(yàn)開發(fā)裝置編好用于硬件驗(yàn)證的管腳鎖定文件。5、 記錄系統(tǒng)仿真、硬件驗(yàn)證結(jié)果。6、 記錄實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決辦法。實(shí)驗(yàn)內(nèi)容-3MHz100Hz分頻器（CLKGEN.VHD）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN ISPORT(CLK: IN STD_LOG

21、IC; NEWCLK: OUT STD_LOGIC);END ENTITY CLKGEN;ARCHITECTURE ART OF CLKGEN ISSIGNAL CNTER:INTEGER RANGE 0 TO 10#29999#;BEGINPROCESS(CLK)ISBEGINIF CLKEVENT AND CLK=1THENIF CNTER=10#29999# THEN CNTER=0;ELSE CNTER=CNTER+1;END IF;END IF;END PROCESS;PROCESS(CNTER)ISBEGINIF CNTER=10#29999# THEN NEWCLK=1;ELSE

22、 NEWCLK=0;END IF;END PROCESS;END ARCHITECTURE ART;-六進(jìn)制計(jì)數(shù)器（CNT6.VHD）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 ISPORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC);END ENTITY CNT6;ARCHITECT

23、URE ART OF CNT6 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,CLR,ENA)ISBEGINIF CLR=1THEN CQI=0000;ELSIF CLKEVENT AND CLK=1THENIF ENA=1THENIF CQI=0101THEN CQI=0000;ELSE CQI=CQI+1;END IF;END IF;END IF;END PROCESS;PROCESS(CQI)ISBEGINIF CQI=0000THEN CARRY_OUT=1;ELSE CARRY_OUT=0;END IF;END

24、PROCESS;CQ=CQI;END ARCHITECTURE ART;-十進(jìn)制計(jì)數(shù)器（CNT10.VHD）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENB:IN STD_LOGIC; OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END ENTITY CNT10;ARCHITECTURE ART OF CNT1

25、0 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,CLR,ENB)ISBEGINIF CLR=1THEN CQI=0000;ELSIF CLKEVENT AND CLK=1THENIF ENB=1THENIF CQI=1001THEN CQI=0000;ELSE CQI=CQI+1;END IF;END IF;END IF;END PROCESS;PROCESS(CQI)ISBEGINIF CQI=0000THEN COUT=1;ELSE COUT=0;END IF;END PROCESS;OUTYCLK,NEWCLK=S

26、0);U1:CNT10 PORT MAP(S0,CLR,ENA,DOUT(3 DOWNTO 0),S1);U2:CNT10 PORT MAP(S1,CLR,ENA,DOUT(7 DOWNTO 4),S2);U3:CNT10 PORT MAP(S2,CLR,ENA,DOUT(11 DOWNTO 8),S3);U4:CNT6 PORT MAP(S3,CLR,ENA,DOUT(15 DOWNTO 12),S4);U5:CNT10 PORT MAP(S4,CLR,ENA,DOUT(19 DOWNTO 16),S5);U6:CNT6 PORT MAP(S5,CLR,ENA,DOUT(23 DOWNTO

27、20);END ARCHITECTURE ART;數(shù)字秒表管腳鎖定實(shí)驗(yàn)?zāi)Ｊ剑篘O：5設(shè)計(jì)實(shí)體I/O標(biāo)識(shí)I/O來(lái)源/去向信號(hào)名芯片管腳序號(hào)clr鍵1PIO08ena鍵2PIO19clkClock0Clock054Dout(0)-dout(3)數(shù)碼管1PIO16PIO193033Dout(4)-dout(7)數(shù)碼管2PIO20PIO233639Dout(8)-dout(11)數(shù)碼管3PIO24PIO2741、42、65、67Dout(12)-dout(15)數(shù)碼管4PIO28PIO3168、69、70、72Dout(16)-dout(19)數(shù)碼管5PIO32PIO3573、78、79、80Dout

28、(20)-dout(23)數(shù)碼管6PIO36PIO3981、82、83、86實(shí)驗(yàn)六 交通燈信號(hào)控制器VHDL文本輸入設(shè)計(jì)。實(shí)驗(yàn)?zāi)康?、 熟悉QuartusII軟件的基本使用方法。2、 熟悉EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用方法。3、 學(xué)習(xí)時(shí)序電路的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。設(shè)計(jì)任務(wù)設(shè)計(jì)一個(gè)由一條主干道和一條支干道的匯合點(diǎn)形成的十字交叉路口的交通燈控制器，具體要求如下：1、 支干道各設(shè)有一個(gè)綠、紅、黃指示燈，兩個(gè)顯示數(shù)碼管。2、 干道處于常允許通行狀態(tài)，而支干道有車來(lái)才允許通行。當(dāng)主干道允許通行亮綠燈時(shí)，支干道亮紅燈。而支干道允許通行亮綠燈時(shí)，主干道亮紅燈。3、 主、支干道均有車時(shí)

29、，兩者交替道允許通，主干道每次放行45S，支干道每次放行25S，在每次由亮綠燈變成亮紅燈的轉(zhuǎn)換過(guò)程中，要亮5S的黃燈作為過(guò)渡，并進(jìn)行減計(jì)時(shí)顯示。實(shí)驗(yàn)要求1、 出系統(tǒng)的原理框圖，說(shuō)明系統(tǒng)中各主要組成部分的功能。2、 寫各個(gè)VHDL源程序。3、 根據(jù)選用的軟件編好用于系統(tǒng)仿真的測(cè)試文件。4、 根據(jù)選用的軟件及EDA實(shí)驗(yàn)開發(fā)裝置編好用于硬件驗(yàn)證的管腳鎖定文件。5、 記錄系統(tǒng)仿真、硬件驗(yàn)證結(jié)果。6、 記錄實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決辦法。實(shí)驗(yàn)內(nèi)容-Cnt05s.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.

30、ALL;ENTITY CNT05S ISPORT(CLK,EN05M,EN05B:IN STD_LOGIC;DOUT5:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY CNT05S;ARCHITECTURE ART OF CNT05S ISSIGNAL CNT3B:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK,EN05M,EN05B) ISBEGINIF(CLKEVENT AND CLK=1) THENIF EN05M=1 THEN CNT3B=CNT3B+1;ELSIF EN05B=1 THEN CNT3B

31、=CNT3B+1;ELSIF EN05B=0 THEN CNT3BDOUT5DOUT5DOUT5DOUT5DOUT5DOUT5=00000000;END CASE;END PROCESS;END ARCHITECTURE ART;-Cnt25s.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT25S ISPORT(SB,SM,CLK,EN25:IN STD_LOGIC;DOUT25M,DOUT25B:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END

32、 ENTITY CNT25S;ARCHITECTURE ART OF CNT25S ISSIGNAL CNT5B:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINPROCESS(SB,SM,CLK,EN25) ISBEGINIF (SB=0OR SM=0)THEN CNT5B=CNT5B-CNT5B-1;ELSIF(CLKEVENT AND CLK=1) THENIF EN25=1 THEN CNT5B=CNT5B+1;ELSIF EN25=0 THEN CNT5BDOUT25M=00100101;DOUT25BDOUT25M=00100100;DOUT25BDOUT25M

33、=00100011;DOUT25BDOUT25M=00100010;DOUT25BDOUT25M=00100001;DOUT25BDOUT25M=00100000;DOUT25BDOUT25M=00011001;DOUT25BDOUT25M=00011000;DOUT25BDOUT25M=00010111;DOUT25BDOUT25M=00010110;DOUT25BDOUT25M=00010101;DOUT25BDOUT25M=00010100;DOUT25BDOUT25M=00010011;DOUT25BDOUT25M=00010010;DOUT25BDOUT25M=00010001;DO

34、UT25BDOUT25M=00010000;DOUT25BDOUT25M=00001001;DOUT25BDOUT25M=00001000;DOUT25BDOUT25M=00000111;DOUT25BDOUT25M=00000110;DOUT25BDOUT25M=00000101;DOUT25BDOUT25M=00000100;DOUT25BDOUT25M=00000011;DOUT25BDOUT25M=00000010;DOUT25BDOUT25M=00000001;DOUT25BDOUT25M=00000000;DOUT25B=00000000;END CASE;END PROCESS;END ARCHITECTURE ART;-Cnt45s.vhdLIBRARY I