顯示電路的設(shè)計(jì).

1、進(jìn)程中的信號(hào)與變量賦值語(yǔ)句一，在結(jié)構(gòu)體中的位置 信號(hào) 變量基本用法 作為電路中的信號(hào)連線 作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元適用范圍 結(jié)構(gòu)體內(nèi)的任何地方適用 只能在所定義的進(jìn)程中使用 行為特性 在進(jìn)程的最后才對(duì)信號(hào)賦值 立即賦值 可以設(shè)置傳輸延遲量 不能設(shè)置傳輸延遲量ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1: STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK =1 THEN Q1= D; END IF ; Q=Q1;END PROCESS;END bhv;ARCHITECTURE bhv OF DFF1

2、IS BEGIN PROCESS (CLK) VARIABLE Q1: STD_LOGIC BEGIN IF CLKEVENT AND CLK =1 THEN Q1= D; END IF ; Q=Q1;END PROCESS;END bhv;在不完整的條件語(yǔ)句中，單獨(dú)的變量或信號(hào)賦值語(yǔ)句都能產(chǎn)生相同的D觸發(fā)器。二 ，在延時(shí)特性上的區(qū)別延時(shí)： VHDL中，賦值操作并非立即發(fā)生，而是要經(jīng)歷一個(gè)模擬器 最小分辨時(shí)間后，才將賦值。可以把看成是實(shí)際電路 存在的固有延時(shí)量。1，信號(hào)的賦值需要有一個(gè)延時(shí)。 例： 當(dāng)執(zhí)行到表達(dá)式 A=D1時(shí)， D1向A的賦值是在一個(gè)延時(shí)后發(fā)生的。2，在進(jìn)程中，信號(hào)賦值和變量賦

3、值語(yǔ)句都必須在一個(gè)延時(shí)中完成。 而且，進(jìn)程中的所有信號(hào)賦值語(yǔ)句在進(jìn)程啟動(dòng)的一瞬間立即執(zhí)行 賦值操作，但須在一個(gè)延時(shí)后完成賦值（即令賦值對(duì)象的值 發(fā)生更新），并且必須在遇到“END PROCESS”語(yǔ)句時(shí)發(fā)生。知識(shí)點(diǎn)3，在進(jìn)程中存在同一信號(hào)有多個(gè)賦值源（對(duì)同一信號(hào)多次賦值）， 實(shí)際完成賦值（賦值對(duì)象發(fā)生更新）的信號(hào)是最接近 “END PROCESS”的那句。例1：SIGNAL e1 ,.: STD_LOGIC _VECTOR (3 DOWNTO 0) ;.PROCESS ( in1 ,in2 ,)VARIABLE c1 ,.: STD_LOGIC_VECTOR (3 DOWNTO 0) ; BE

4、GIN IF in1 =1 THEN e1 = “1010” ;.IF in2 =0 THEN .C1 := “0011” ;END IF ;END PROCESS ; 理解：假設(shè)進(jìn)程在2ns+的時(shí)刻被啟動(dòng)， 在2ns+ 時(shí)刻信號(hào)e1被賦值為1010，變量c1被賦值為0011， 即變量c1在賦值的瞬間（2ns+ 時(shí)刻）既被更新， 但因?yàn)閑1是信號(hào)的值，要在一個(gè) 后（2ns+2）時(shí)刻 才更新。 所以c1獲得0011值的時(shí)刻 比e1獲得1010的時(shí)刻早一個(gè)。ARCHITECTURE bhv OF DFF3 IS SIGNAL A ，B: STD_LOGIC; BEGIN PROCESS (CLK)

5、 BEGIN IF CLKEVENT AND CLK =1 THEN A= D1; B = A； Q1 = B； END IF ； END PROCESS;END bhv;例2：理解：3個(gè)賦值語(yǔ)句都必須在遇到END PROCESS 后的時(shí)刻內(nèi)執(zhí)行 （完成賦值），所以它們有并行執(zhí)行的特性。 所以， A= D1中的A 和 B = A的 A并非是同一時(shí)刻的值。 B = A 中的 B和 Q1 = B的B 也并非是同一時(shí)刻的值。 因此，同一時(shí)刻中，D1不可能將值傳到Q1，使Q1得到更新。 實(shí)際運(yùn)行中，A被更新的值是上一時(shí)鐘周期的D1， B被更新的值是上一時(shí)鐘周期的A， Q1被更新的值是上一時(shí)鐘周期的B。

6、CLKD QD QD QD1Q1ARCHITECTURE bhv OF DFF3 IS BEGIN PROCESS (CLK) VARIABLE A ，B: STD_LOGIC BEGIN IF CLKEVENT AND CLK =1 THEN A= D1; B = A； Q1 = B； END IF ；END PROCESS;END bhv;例3：理解：由于A，B是變量，它們的賦值更新是立即發(fā)生的。 當(dāng)3條語(yǔ)句順序執(zhí)行時(shí)，A和B 有了傳遞數(shù)據(jù)的功能。 實(shí)際執(zhí)行時(shí)，在一個(gè)時(shí)刻內(nèi)D1傳給A，A 傳給B，B 傳給Q1。 A和B只擔(dān)當(dāng)了D1數(shù)據(jù)的暫存單元，Q1被更新的值是上一時(shí)鐘 周期的D1。D Q

7、D1CLKQ1ARCHITECTURE bhv OF DFF3 IS SIGNAL A ，B: STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK =1 THEN A= D1; B = A； Q1 = B； END IF ； END PROCESS;END bhv;ARCHITECTURE bhv OF DFF3 IS BEGIN PROCESS (CLK) VARIABLE A ，B: STD_LOGIC BEGIN IF CLKEVENT AND CLK =1 THEN A= D1; B = A； Q1 = B； END IF

8、；END PROCESS;END bhv;例2：D QD1CLKQ1例3：CLKD QD QD QD1Q1 在進(jìn)程中，信號(hào)賦值和變量賦值語(yǔ)句都必須在一個(gè)延時(shí)中完成。 而且，進(jìn)程中的所有信號(hào)賦值語(yǔ)句在進(jìn)程啟動(dòng)的一瞬間立即執(zhí)行 賦值操作，但須在一個(gè)延時(shí)后完成賦值（即令賦值對(duì)象的值 發(fā)生更新），并且必須在遇到“END PROCESS”語(yǔ)句時(shí)發(fā)生。ARCHITECTURE bhv OF mux4 IS SIGNAL mux: INTEGER RANGE 7 DOWNTO 0; BEGIN PROCESS (a, b) BEGIN mux = 0 ; IF (a=1) THEN mux = mux +1

9、 ; END IF ; IF (b=1) THEN mux = mux +2 ; END IF ; .END PROCESS;END bhv;例4：ARCHITECTURE bhv OF mux4 IS BEGIN PROCESS (a,b) VARIABLE mux: INTEGER RANGE 7 DOWNTO 0; BEGIN mux = 0 ; IF (a=1) THEN mux = mux +1 ; END IF ; IF (b=1) THEN mux = mux +2 ; END IF ; .END PROCESS;END bhv;例5：在進(jìn)程中存在同一信號(hào)有多個(gè)賦值源（對(duì)同一信號(hào)

10、多次賦值）實(shí)際完成賦值（賦值對(duì)象發(fā)生更新）的信號(hào)是最接近 “END PROCESS”的那句。顯示電路的設(shè)計(jì)顯示電路的設(shè)計(jì)數(shù)碼管的顯示數(shù)據(jù)方式有靜態(tài)顯示和動(dòng)態(tài)顯示兩種。靜態(tài)顯示就是將被顯示的數(shù)據(jù)的BCD碼，通過(guò)各自的4-7顯示譯碼器譯碼后，分別接到顯示譯碼器7的顯示驅(qū)動(dòng)段a-g端。動(dòng)態(tài)顯示就是將被顯示的數(shù)據(jù)的BCD碼，按照一定的變化頻率，在不同的時(shí)刻周期分別的送到一個(gè)數(shù)據(jù)總線上，再通過(guò)一個(gè)公共的4-7顯示譯碼器后，接到多個(gè)顯示譯碼器公共顯示驅(qū)動(dòng)段a-g上，同時(shí)，在不同的時(shí)刻周期性的選通對(duì)應(yīng)的數(shù)碼管的公共端com。一個(gè)4位二進(jìn)制加法計(jì)數(shù)器的靜態(tài)顯示的VHDL程序LIBRARY IEEE ;USE

11、IEEE.STD_LOGIC_1164.ALL ;USE IEEE.STD_LOGIC_UNSIGNED.ALL ;ENTITY CNTDISPLAY IS PORT ( CLK : IN STD_LOGIC ; DOUT : OUT STD_LOGIC_VECTOR (6 DOWNTO 0 ); END ;ARCHITECTURE bhv OF CNT4 IS SIGNAL CNT4B :STD_LOGIC_VECTOR (3 DOWNTO 0) ; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK =1 THEN CNT4B DOUT DOUT D

12、OUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT DOUT =“0000000”; END CASE; END PROCESS; END BHV;數(shù)碼管動(dòng)態(tài)掃描顯示電路設(shè)計(jì)一個(gè)8位二進(jìn)制并行半加器，要求被加數(shù)，加數(shù)和加法運(yùn)算和用動(dòng)態(tài)掃描的方式在數(shù)碼管上同時(shí)顯出。LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;USE IEEE.STD_LOGIC_UNSIGNED.ALL ;ENTITY DISPLAY IS PORT ( CLK : IN STD_LOGIC ; AIN

13、 : IN STD_LOGIC_VECTOR (7 DOWNTO 0 ); -被加數(shù) BIN : IN STD_LOGIC_VECTOR (7 DOWNTO 0 ); -加數(shù) SUM0,SUM1,SUM2: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COM : OUT STD_LOGIC_VECTOR (7 DOWNTO 0 ); SEG : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY DISPLAY;ARCHITECTURE hav OF CNT10 IS SINGAL AA,BB.SINT : STD_LOGIC_VEC

14、TOR(8 DOWNTO 0); SINGAL CNT : STD_LOGIC_VECTOR(2 DOWNTO 0); SINGAL BCD : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN -加法運(yùn)算AA=0&AIN;BB=0&BIN;SINT=AA+BB;SUM0=SINT(3 DOWNTO 0);SUM1=SINT(7 DOWNTO 4);SUM2=“000”&SINT(8);PROCESS(CLK) -產(chǎn)生動(dòng)態(tài)掃描顯示的控制信號(hào)BEGIN IF CLKEVENT AND CLK=1 THEN IF CNT=“111” THEN CNT=“000”; ELSE

15、CNTBCD=AIN(3 DOWNTO 0); COMBCD=AIN(7 DOWNTO 4); COMBCD=BIN(3 DOWNTO 0); COMBCD=BIN(7 DOWNTO 4); COMBCD=SINT(3 DOWNTO 0); COMBCD=SINT(7 DOWNTO 4); COMBCD=“000”&SINT(8); COMBCD=0000”; COM SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG DOUT =“00000000”; END CASE; END PROCESS; END BHV;.

16、ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR (0 TO 7); output : OUT STD_LOGIC_VECTOR (0 TO 2) ) ;END coder;ARCHITECTURE behav OF coder IS SIGNAL SINT : STD_LOGIC_VECTOR (4 DOWNTO 0); BEGIN PROCESS (din ) BEGIN IF (din (7) =0 THEN output =“000” ;ELSIF (din (6) =0 THEN output =“100” ;ELSIF (din (5

17、) =0 THEN output =“010” ;ELSIF (din (4) =0 THEN output =“110” ;ELSIF (din (3) =0 THEN output =“001” ;ELSIF (din (2) =0 THEN output =“101” ;ELSIF (din (1) =0 THEN output =“011” ; ELSE output = “111” ; END IF ;END PROCESS;END behav ;8-3優(yōu)先編碼器帶有并行置位的移位寄存器帶有并行置位的移位寄存器LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY SHFRT IS -8位右移寄存器 PORT ( CLK ,LOAD : IN STD_LOGIC ; DIN : IN STD_LOGIC_VECTOR (7 DOWNTO 0 ); QB : OUT STD_LOGIC ; END SHFRT;ARCHITECTUR