數(shù)字系統(tǒng)EDA技術(shù)_4_1

1、第四章第四章 實(shí)驗(yàn)開發(fā)平臺(tái)及工具實(shí)驗(yàn)開發(fā)平臺(tái)及工具 軟件介紹軟件介紹 之之 QuartusQuartus II II、ModelSimModelSim使用入門使用入門1、為項(xiàng)目建立一個(gè)文件夾、為項(xiàng)目建立一個(gè)文件夾目錄名必須符合目錄名必須符合VHDL語(yǔ)言的標(biāo)識(shí)語(yǔ)言的標(biāo)識(shí)符要求符要求2、為你的設(shè)計(jì)創(chuàng)建一個(gè)項(xiàng)目、為你的設(shè)計(jì)創(chuàng)建一個(gè)項(xiàng)目2、為你的設(shè)計(jì)創(chuàng)建一個(gè)項(xiàng)目、為你的設(shè)計(jì)創(chuàng)建一個(gè)項(xiàng)目項(xiàng)目所在的項(xiàng)目所在的文件夾名文件夾名頂層項(xiàng)目名頂層項(xiàng)目名頂層文件名頂層文件名n選擇設(shè)計(jì)文件，若無文件可直接進(jìn)入下一步操作選擇設(shè)計(jì)文件，若無文件可直接進(jìn)入下一步操作2、為你的設(shè)計(jì)創(chuàng)建一個(gè)項(xiàng)目、為你的設(shè)計(jì)創(chuàng)建一個(gè)項(xiàng)目選擇項(xiàng)目

2、的設(shè)選擇項(xiàng)目的設(shè)計(jì)文件計(jì)文件設(shè)計(jì)文件可以是設(shè)計(jì)文件可以是VHDL文件（文件（.vhd）、）、Verilog HDL文件（文件（.v)、圖形輸入法文件圖形輸入法文件(.gdf)、其它綜合器綜合的中間其它綜合器綜合的中間文件文件(.edf)等。等。n選擇器件（該步驟可直接跳過，設(shè)計(jì)過程中亦可進(jìn)行設(shè)置）選擇器件（該步驟可直接跳過，設(shè)計(jì)過程中亦可進(jìn)行設(shè)置）nDE2-115開發(fā)板所用器件型號(hào)為開發(fā)板所用器件型號(hào)為EP4CE115F29C72、為你的設(shè)計(jì)創(chuàng)建一個(gè)項(xiàng)目、為你的設(shè)計(jì)創(chuàng)建一個(gè)項(xiàng)目器件家族器件家族具體器件型號(hào)具體器件型號(hào)n選擇綜合工具或仿真工具（選擇綜合工具或仿真工具（Quartus 9.0之后的

3、版本無自之后的版本無自帶仿真工具，因此仿真工具必須選擇，此處使用帶仿真工具，因此仿真工具必須選擇，此處使用ModelSim），其它工具使用），其它工具使用Quartus自帶工具自帶工具2、為你的設(shè)計(jì)創(chuàng)建一個(gè)項(xiàng)目、為你的設(shè)計(jì)創(chuàng)建一個(gè)項(xiàng)目選擇綜合工具選擇綜合工具選擇仿真工具選擇仿真工具選擇定時(shí)分析選擇定時(shí)分析工具工具3、根據(jù)設(shè)計(jì)要求選擇編輯方式、根據(jù)設(shè)計(jì)要求選擇編輯方式nFile New原理圖原理圖輸入文件輸入文件Verilog 語(yǔ)言語(yǔ)言輸入文件輸入文件VHDL語(yǔ)言語(yǔ)言輸入文件輸入文件4、編輯設(shè)計(jì)、編輯設(shè)計(jì)-圖形設(shè)計(jì)界面圖形設(shè)計(jì)界面MAX+Plus2庫(kù)庫(kù)參數(shù)化的函數(shù)庫(kù)參數(shù)化的函數(shù)庫(kù)基本邏輯元件庫(kù)基

4、本邏輯元件庫(kù)基本邏輯元件庫(kù)中的元件基本邏輯元件庫(kù)中的元件輸入所需要的元件名輸入所需要的元件名4、編輯設(shè)計(jì)、編輯設(shè)計(jì)VHDL語(yǔ)言輸入語(yǔ)言輸入4、編輯設(shè)計(jì)、編輯設(shè)計(jì)-Verilog HDL語(yǔ)言輸入語(yǔ)言輸入n若一個(gè)項(xiàng)目中有多個(gè)文件，需選擇其中一個(gè)待綜合的文件若一個(gè)項(xiàng)目中有多個(gè)文件，需選擇其中一個(gè)待綜合的文件作為頂層文件。作為頂層文件。4、編輯設(shè)計(jì)、編輯設(shè)計(jì)、綜合、綜合nProcessing Start Copmilation或綜合的頂層文件名綜合的頂層文件名綜合時(shí)選擇的器件綜合時(shí)選擇的器件名名綜合后所消耗資源綜合后所消耗資源綜合后該設(shè)計(jì)所消綜合后該設(shè)計(jì)所消耗管腳數(shù)耗管腳數(shù)綜合后所消耗的綜合后所消耗的

5、Memory（EAB）5、綜合、綜合n綜合后的各種信息顯示（包括警告和錯(cuò)誤等）綜合后的各種信息顯示（包括警告和錯(cuò)誤等）n對(duì)于錯(cuò)誤必須要根據(jù)錯(cuò)誤信息對(duì)代碼或系統(tǒng)一些對(duì)于錯(cuò)誤必須要根據(jù)錯(cuò)誤信息對(duì)代碼或系統(tǒng)一些設(shè)置進(jìn)行修改，具體需要看是何種錯(cuò)誤設(shè)置進(jìn)行修改，具體需要看是何種錯(cuò)誤n對(duì)于警告信息需要判斷該警告信息是否會(huì)影響所對(duì)于警告信息需要判斷該警告信息是否會(huì)影響所設(shè)計(jì)的功能設(shè)計(jì)的功能6、仿真的設(shè)置、仿真的設(shè)置(使用使用ModelSim仿真工具仿真工具) 選擇選擇Assignments-Settings若在項(xiàng)目創(chuàng)建過程中已設(shè)置則不需要再設(shè)置若在項(xiàng)目創(chuàng)建過程中已設(shè)置則不需要再設(shè)置選擇選擇Simulatio

6、n選擇仿真工具選擇仿真工具M(jìn)odelSim打勾程序編譯打勾程序編譯后可自動(dòng)啟動(dòng)后可自動(dòng)啟動(dòng)ModelSim軟軟件件選擇所用選擇所用的的HDL語(yǔ)語(yǔ)言言指定指定TestBench文件文件6、仿真、仿真-測(cè)試文件測(cè)試文件(TestBench)的設(shè)置的設(shè)置測(cè)試文件名測(cè)試文件名仿真結(jié)束時(shí)間，仿真結(jié)束時(shí)間，也可在也可在ModelSim中中設(shè)置設(shè)置指定測(cè)試文件指定測(cè)試文件6、編寫測(cè)試程序（、編寫測(cè)試程序（TestBench）TestBench是一種驗(yàn)證的是一種驗(yàn)證的手段手段FPGA的的TestBench就是就是一個(gè)一個(gè).v(verilog)或或.vhd(vhdl) 的文件。這個(gè)文件能給你的的文件。這個(gè)文件能

7、給你的設(shè)計(jì)提供激勵(lì)，并能在一些設(shè)計(jì)提供激勵(lì)，并能在一些專用的軟件如專用的軟件如ModelSim中中提供良好的提供良好的debug接口。接口。6、ModelSim仿真軟件啟動(dòng)仿真軟件啟動(dòng) ModelSim啟動(dòng)后選擇測(cè)試文件，點(diǎn)右鍵在彈出的窗口中啟動(dòng)后選擇測(cè)試文件，點(diǎn)右鍵在彈出的窗口中選擇選擇Simulator6、ModelSim中增加測(cè)量信號(hào)中增加測(cè)量信號(hào)6、運(yùn)行仿真，查看仿真結(jié)果、運(yùn)行仿真，查看仿真結(jié)果每次運(yùn)行仿每次運(yùn)行仿真的時(shí)間真的時(shí)間運(yùn)行運(yùn)行通過放大縮通過放大縮小調(diào)整視窗小調(diào)整視窗顯示大小顯示大小可改變數(shù)組顯示可改變數(shù)組顯示7、設(shè)置器件管腳屬性、設(shè)置器件管腳屬性nAssignmentsDe

8、vice選擇待下載的器件（若在創(chuàng)選擇待下載的器件（若在創(chuàng)建項(xiàng)目向?qū)е形催x擇，此時(shí)需要設(shè)置）建項(xiàng)目向?qū)е形催x擇，此時(shí)需要設(shè)置）選擇器件選擇器件管腳屬性管腳屬性n依據(jù)設(shè)計(jì)要求選擇相應(yīng)的設(shè)計(jì)選項(xiàng)進(jìn)行設(shè)置依據(jù)設(shè)計(jì)要求選擇相應(yīng)的設(shè)計(jì)選項(xiàng)進(jìn)行設(shè)置7、設(shè)置器件管腳屬性、設(shè)置器件管腳屬性Notes:lConfiguration:選擇選擇FPGA的的配置模式，若直接下載至配置模式，若直接下載至FPGA內(nèi)，不用設(shè)置。內(nèi)，不用設(shè)置。lVoltage：選擇默認(rèn)的：選擇默認(rèn)的IO口輸口輸出電壓標(biāo)準(zhǔn)。出電壓標(biāo)準(zhǔn)。lUnUsed Pins：選擇未使用的：選擇未使用的保留保留IO口的設(shè)置，一般選擇作口的設(shè)置，一般選擇作為三態(tài)

9、輸入類型。為三態(tài)輸入類型。lProgramming Files：選擇產(chǎn)：選擇產(chǎn)生一些特殊的編程文件。其中生一些特殊的編程文件。其中pof和和sof編程文件，編程文件，Quartus總總是會(huì)產(chǎn)生。是會(huì)產(chǎn)生。n進(jìn)行管腳分配：進(jìn)行管腳分配：AssignmentsPin plannern在完成管腳分配或增加其它約束條件后一定要重新綜合一在完成管腳分配或增加其它約束條件后一定要重新綜合一次。次。7、設(shè)置器件管腳屬性、設(shè)置器件管腳屬性管腳分配需管腳分配需要根據(jù)開發(fā)要根據(jù)開發(fā)板實(shí)際的管板實(shí)際的管腳使用情況腳使用情況進(jìn)行分配進(jìn)行分配8、下載文件、下載文件nToolsProgrammern下載基本步驟：接通目標(biāo)

10、板的電源、選擇下載電纜、選擇下載方下載基本步驟：接通目標(biāo)板的電源、選擇下載電纜、選擇下載方式、選擇下載文件、下載式、選擇下載文件、下載n實(shí)驗(yàn)中，下載電纜選擇實(shí)驗(yàn)中，下載電纜選擇USB-Blaster，下載模式選擇，下載模式選擇JTAG、下載、下載文件名的后綴為文件名的后綴為.sof。選擇下載電纜：選擇下載電纜：USB-Blaster選擇下載選擇下載文件文件選擇下載模式：選擇下載模式：JTAG開始下載開始下載按鈕按鈕n選擇下載電纜，在選擇下載電纜，在Hardware Settings一欄內(nèi)選擇一欄內(nèi)選擇Add Hardware后，再選擇后，再選擇USB-Blaster8、下載電纜選擇、下載電纜選

11、擇9、Quartus其它功能介紹其它功能介紹n將當(dāng)前設(shè)計(jì)文件生成一個(gè)將當(dāng)前設(shè)計(jì)文件生成一個(gè)symbol，該，該symbol作為低層元作為低層元件在圖形輸入法中被調(diào)用件在圖形輸入法中被調(diào)用選擇該功能可選擇該功能可生成對(duì)應(yīng)的生成對(duì)應(yīng)的symboln選擇選擇ToolsNetlist ViewersRTL Viewer查看綜合器生查看綜合器生成的成的RTL級(jí)電路圖級(jí)電路圖9、Quartus其它功能介紹其它功能介紹n使用使用ToolsMegaWizard Plug-In manager輸出輸出Altera公司提供的一些元件庫(kù)，其中也包括公司提供的一些元件庫(kù)，其中也包括Nios 嵌入式軟核嵌入式軟核9、Q

12、uartus其它功能介紹其它功能介紹庫(kù)列表庫(kù)列表選擇器件選擇器件選擇最后輸出選擇最后輸出的文件類型的文件類型選擇輸出文件選擇輸出文件名及存放路徑名及存放路徑nROM文件存儲(chǔ)值的訂制文件存儲(chǔ)值的訂制n選擇選擇FilesNewMemory FilesHexadecimal File后直接后直接進(jìn)行編輯進(jìn)行編輯9、Quartus其它功能介紹其它功能介紹nSignalTAP II logic Analyzer： Quartus 的嵌入式邏輯分析儀的嵌入式邏輯分析儀SignalTap是一種是一種高效的硬件測(cè)試手段，它可以隨設(shè)計(jì)文件一并下載到目高效的硬件測(cè)試手段，它可以隨設(shè)計(jì)文件一并下載到目標(biāo)芯片中，捕捉目標(biāo)芯片內(nèi)部系統(tǒng)信號(hào)節(jié)點(diǎn)處的信息或標(biāo)芯片中，捕捉目標(biāo)芯片內(nèi)部系統(tǒng)信號(hào)節(jié)點(diǎn)處的信息或總線上的數(shù)據(jù)流，而又不影響原硬件系統(tǒng)的正常工作。總線上的數(shù)據(jù)流，而又不影響原硬件系統(tǒng)的正常工作。在實(shí)際監(jiān)測(cè)中，在實(shí)際監(jiān)測(cè)中，SignalTap將測(cè)得的樣本信號(hào)暫存于目將測(cè)得的樣本信號(hào)暫存于目標(biāo)芯片的嵌入式標(biāo)芯片的嵌入式RAM中，然后通過器件的中，然后通過器件的JTAG端口將端口將采到的信息傳出，送到計(jì)算機(jī)進(jìn)行顯示和分析。采到的信息傳出，送到計(jì)算機(jī)進(jìn)行顯示和分析。 說明：嵌入式邏輯分析儀說明：嵌入式邏輯分析儀SignalTap的使用需要目的使用