畢業(yè)論文基于VHDL的等精度頻率計設計與實現(xiàn)

1、畢業(yè)設計（論文）基于VHDL的等精度頻率計設計與實現(xiàn)Design and Realizationof the Accurate CymometerBased on VHDL： 張興宇 ： 電氣與信息學院 ： 電子信息工程 ： 0443 ： 倪虹霞 ： 副教授 ： 2008年6月20日 學生姓名所在院系所學專業(yè)所在班級指導教師教師職稱完成時間長 春 工 程 學 院摘 要基于傳統(tǒng)測頻原理的頻率計的測量精度將隨被測信號頻率的下降而降低，在實用中有較大的局限性，本設計采用單片機AT89C51作為主要的控制單元，用來完成電路的信號測試控制、數據運算處理、鍵盤掃描和控制數碼管顯示等功能，待測信號經過LM3

2、58放大后又經過74HC14形成系統(tǒng)需要的矩形波，然后送入復雜可編程邏輯器件（CPLD），最后由可編程邏輯器件CPLD進行各種時序控制及計數測頻功能，并用8位8段LED進行顯示。關鍵詞單片機可編程邏輯器件頻率計AbstractBased on the traditional principle of measuring the frequency of the frequency of measurement accuracy will be tested with the frequency and reduce the decline in the more practical limit

3、ations.SCM AT89C51 use this design as the main control unit, the signals used to complete the circuit test control, data processing, keyboard scanning and digital control of the show, and other functions, under test signal LM358 Larger then after a 74 HC14 system needs Rectangular waves, and then in

4、to the complex programmable logic devices (CPLD), programmable logic devices by the end CPLD various control and timing count frequency measurement functions, and with eight 8 of the LED display.Keywords： SCMCCPLDCymometer目 錄1引言11.1 課題分析11.2等精度頻率計在國內外發(fā)展概況11.3Max+Plus II 簡介及VHDL語言簡介21.4課題要求42等精度頻率計的方

5、案選擇及原理分析52.1等精度頻率計測頻原理52.2系統(tǒng)原理框圖62.3周期測量62.4脈沖寬度測量72.5周期脈沖信號占空比的測量73 等精度頻率計硬件設計83.1鍵盤控制模塊83.2 顯示模塊83.3 主控模塊93.4 信號輸入放大和整形模塊113.5 音頻輸出電路123.6 CPLD功能模塊描述134 等精度頻率計軟件設計方案144.1 VHDL語言144.2 VHDL軟件設計方案154.3 所需VHDL文件及波形仿真結果154.4 單片機的匯編語言編程175 電路系統(tǒng)調試216 結論22致謝24附錄一：元器件清單25附錄二：程序清單26附錄三：原理圖361 引言1.1課題分析在現(xiàn)代電子

6、系統(tǒng)中,數字系統(tǒng)所占的比例越來越大。系統(tǒng)發(fā)展的趨勢是數字化和集成化,CPLD 作為可編程ASIC(專用集成電路)器件,它將在數字邏輯系統(tǒng)中發(fā)揮越來越重要的作用。而數字頻率計是計算機、通訊設備、音頻視頻等科研生產領域不可缺少的測量儀器。數字頻率計是數字電路中的一個典型應用, 實際的硬件設計用到的器件較多, 連線比較復雜, 而且會產生較大的延時, 造成測量誤差、可靠性差。隨著可編程邏輯器件(CPLD) 的廣泛應用, 以EDA 工具為開發(fā)平臺, 利用VHDL(VeryHighSpeed Integrated CircuitHardware Description Language, 超高速集成電路硬

7、件描述語言) 工業(yè)標準硬件描述語言, 采用自頂向下( Top to Down) 和基于庫( Library- based) 的設計, 設計者不但可以不必了解硬件結構設計, 而且將使系統(tǒng)大大簡化, 提高整體的性能和可靠性。本課題正是利用EDA技術，基于單片機和CPLD設計實現(xiàn)頻率計，這使設計過程大大簡化，縮短了開發(fā)周期，減小了電路系統(tǒng)的體積，同時也有利于保證頻率計較高的精度和較好的可靠性,本設計具有結構簡單,成本低廉，開發(fā)周期短的特點。1.2等精度頻率計在國內外發(fā)展概況目前發(fā)達國家在電子產品開發(fā)中EDA工具的利用率已達50，而大部分的ASIC和CPLD已采用HDL (Hardware Descr

8、iption Language硬件描述語言)設計。傳統(tǒng)的頻率計通過普通的硬件電路組合來實現(xiàn)，其開發(fā)過程、調試過程繁鎖，并且由于其體積大以及電子器件之間的互相干擾，影響了頻率計的精度，在實際應用中局限性很大，已不適應電子設計的發(fā)展要求。CPLD(Complex programmable LogicDevice,復雜可編程邏輯器件)是可編程邏輯器件, 它是在PAL 等邏輯器件基礎上發(fā)展起來的。同以往的P A L 相比, C P L D 的規(guī)模比較大,適合于時序、組合等邏輯電路的應用。它具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、標準產品無需測試、質量穩(wěn)定以及實時在檢驗等優(yōu)點,因此,可廣泛應用

9、于產品的原理設計和產品生產之中。隨著EDA（電子設計自動化）技術和微電子技術的進步，CPLD的時鐘延遲可達到ns級，結合其并行工作方式，在超高速、實時測控方而有非常廣闊的應用前景：并且CPLD具有高集成度,高可靠性，幾乎可將整個設計系統(tǒng)下載于同一芯片中!實現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積,具有可編程型和實現(xiàn)方案容易改動的特點。CPLD的邏輯功能模塊包括32位計數器，數據選擇器和D觸發(fā)器等邏輯塊，各邏輯模塊用硬件描述語言 VHDL來描述其功能。然后通過EDA開發(fā)平臺對設計文件自動地完成邏輯編譯、邏輯化簡、綜合及優(yōu)化、邏輯布局布線、邏輯仿真。最后對CPLD芯片進行編程,以實現(xiàn)系統(tǒng)的設計要求。所謂

10、頻率，就是周期性信號在單位時間(1s)內變化的次數。若在一定時間間隔T內測得這個周期性信號的重復變化次數為N，則其頻率可表示為。1、直接測頻法：即在一定閘門時間內測量被測信號的脈沖個數。此方法在低頻段的相對測量誤差較大。2、間接測量法：例如周期測頻法(先測出信號的周期，再將其轉換成頻率)。這種方法僅適用于低頻信號的測量。3、等精度測頻法：測量一定閘門時間內標準信號與被測信號的脈沖個數，分別記為Nb、Nx，則被測信號頻率為：。1.3Max+Plus II 簡介及VHDL語言簡介Max+plusII是Altera公司推出的的第三代PLD開發(fā)系統(tǒng)(Altera第四代PLD開發(fā)系統(tǒng)被稱為：Quartu

11、sII，主要用于設計新器件和大規(guī)模CPLD/FPGA).使用Max+plusII的設計者不需精通器件內部的復雜結構。設計者可以用自己熟悉的設計工具（如原理圖輸入或硬件描述語言）建立設計，Max+plusII把這些設計轉自動換成最終所需的格式。其設計速度非?？臁τ谝话銕浊чT的電路設計，使用Max+plusII，從設計輸入到器件編程完畢，用戶拿到設計好的邏輯電路，大約只需幾小時。設計處理一般在數分鐘內內完成。特別是在原理圖輸入等方面，MaxplusII被公認為是最易使用，人機界面最友善的PLD開發(fā)軟件，特別適合初學者使用。VHDL（Very High Speed Integrated Circu

12、it Hardware Description Language,超高速集成電路硬件描述語言）誕生于1982年，是由美國國防部開發(fā)的一種快速設計電路的工具，目前已經成為IEEE（The Institute of Electrical and Electronics Engineers）的一種工業(yè)標準硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設計方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（Top to Down）和基于庫（LibraryBased）的設計的特點，因此設計者可以不必了解硬件結構。從系統(tǒng)設計入手，在頂層進行系統(tǒng)方框圖的劃分和結構設計，在方框圖一級用VHDL對電路的行為進行描

13、述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網表，下載到具體的CPLD器件中去，從而實現(xiàn)可編程的專用集成電路（ASIC）的設計。VHDL主要用于描述數字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后，其他的設計就可以直接調

14、用這個實體。這種將設計實體分成內外部分的概念是VHDL系統(tǒng)設計的基本點。應用VHDL進行工程設計的優(yōu)點是多方面的。1. 與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。2. VHDL豐富的仿真語句和庫函數，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。3. VHDL語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同

15、并行工作才能實現(xiàn)。4. 對于用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動的把VHDL描述設計轉變成門級網表。5. VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。本設計的指導思想本設計采用等精度測頻原理,采用自上向下的設計方法，用AT89C51單片機作為系統(tǒng)的主控部件，實現(xiàn)整個電路的測試信號控制、數據運算處理、控制數碼管的顯示輸出。一塊復雜可編程邏輯器件CPLD(ComplexProgrammableLogicDevice)芯片EPM7128SLC84-15完成各種時序邏輯控制、計數功能。在

16、MAX+PLUS平臺上，用VHDL語言編程完成了CPLD的軟件設計、編譯、調試、仿真和下載。在AT89C51單片機控制下，當打開閘門信號時，被測信號經過放大、整形后與系統(tǒng)提供的50MHZ基準時鐘信號同時送入CPLD的兩個輸入端計數，當閘門信號關閉時，CPLD內的兩套32位計數器同時停止計數，單片機將計數器的計數值分為四次讀入其內存進行運算處理，并將結果輸出顯示。用戶可以根據需要選擇想要的時鐘頻率。1.4課題要求等精度頻率計最重要的功能是根據基準時鐘信號實現(xiàn)對被測信號的頻率進行檢測，不但具有較高的測頻精度，不隨所測信號的變化而變化，而且在整個測頻區(qū)域能保持恒定的測頻精度。具體要求如下：（1）本設

17、計對頻率的測量實現(xiàn)等精度測量,測頻范圍：0.1HZ到100MHZ之間，測頻精度：測頻全域相對誤差恒為百萬分之一。（2）周期測量精度和頻率測量精度相同。 （3）脈寬測試功能：測試范圍0.1s1s，測試精度0.01s 。（4）占空比測試功能：測試精度199。2等精度頻率計的方案選擇及原理分析基于傳統(tǒng)測頻原理的頻率計的測量精度將隨被測信號頻率的變化而變化。傳統(tǒng)的直接測頻法其測量精度將隨被測信號頻率的降低而降低。測周法的測量精度將隨被測信號頻率的升高而降低，在實用中有較大的局限性，而等精度頻率計不但具有較高的測量精度，而且在整個頻率區(qū)域能保持恒定的測試精度。2.1等精度頻率計測頻原理一般情況下，頻率測

18、量可按照以下三種方法來進行：方法一：完全按定義式進行測量。被測信號x經放大整形以形成時標Bx，晶振經分頻形成時基TR。然后用時基TR開閘門，累計時標Bx的個數，則由公式可得：FX=1/BX=N/TR。此方案為傳統(tǒng)的測頻方案，其測量精度將隨被測信號頻率的下降而降低。方法二：對被測信號的周期進行測量，并利用（頻率周期）得出頻率。測周期時，晶振R經分頻形成時標Bx，被測信號經放大整形形成時基控制閘門。然后測量閘門輸出的計數脈沖，則。但該方法在被測信號的周期較短時，其精度將大大下降。方法三：等精度測頻，即按定義式進行測量，圖l是等精度測頻法的原理框圖。圖中，被測信號x經放大整形后可形成時標Bx，而將時

19、標Bx經編程處理后可形成時基TR。用時基TR開閘門并累計時標Bx的個數，則由公式可得。此方案的閘門時間隨被測信號的頻率變化而變化，但測量精度將不會隨著被測信號頻率的下降而降低。放大整形閘 門計數顯示微處理器閘門時間計算圖2-1等精度測頻方案方框圖綜上所述，選用第三種等精度測頻方案最好。用AT89C51單片機作為系統(tǒng)的主控部件，實現(xiàn)整個電路的測試信號控制、數據運算處理、控制數碼管的顯示輸出。一塊復雜可編程邏輯器件CPLD(Complex Programmable Logic Device)芯片EPM7128SLC84-15完成各種時序邏輯控制、計數功能。在MAX+PLUS平臺上，用VHDL語言編

20、程完成了CPLD的軟件設計、編譯、調試、仿真和下載。在AT89C51單片機控制下，當打開閘門信號時，被測信號經過放大、整形后與系統(tǒng)提供的50MHZ基準時鐘信號送入CPLD的輸入端計數，當閘門信號關閉時，CPLD內的計數器同時停止計數，單片機將計數器的計數值讀入其內存進行運算處理，并將結果輸出顯示。2.2系統(tǒng)原理框圖系統(tǒng)組成原理框圖如圖2-2所示。由一片CPLD完成各種測試功能，對標準頻率和被測信號頻率進行計數。單片機對整個測試系統(tǒng)進行控制，包括對鍵盤信號的讀入與處理，對CPLD測量過程的控制，測量結果數據處理；最后將測量結果送LED顯示輸出。被測信號整形電路主要對被測信號進行限幅、放大，在整形

21、后送入CPLD，用50MHz的有源晶振作為CPLD的測試標準頻率。電源部分采用直流5V電壓供整個系統(tǒng)使用，單片機由外接12MHz標準晶振提供時鐘電路。圖2-2 系統(tǒng)原理框圖2.3周期測量（1）直接周期測量法：用被測信號經放大整形后形成的方波信號直接控制計數門控電路，使主門開放時間等于信號周期TX，時標為TS的脈沖在主門開放時間進入計數器。設T為被測周期，TS為時標，在TX期間計數值為N，可以根據以下公式來算得被測信號周期：。經誤差分析表明，被測信號頻率越高，測量誤差越大。（2）等精度周期測量方法：本方法在測量電路和測量精度上與等精度頻率測量完全相同，只是計算公式不同，用周期T代換等精度頻率測量

22、公式中的頻率倒數即可。計算公式為。式中TX為被測信號周期的測量值，NS，NX分別與（1）中的NS，NX含義相同。從降低電路的復雜度及提高精度上考慮，顯然方法（2）遠好于方法（1），方法（2）的測量電路完全可以使用等精度頻率測量電路。2.4 脈沖寬度測量在進行脈沖寬度的測量時，首先經信號處理電路進行處理，然后送入測量計數器進行測量。測量電路在檢測到脈沖的上升沿是打開計數器，在下降沿時關掉計數器。由下式：TWX=NX/FS。由公式可知計數值即為測得的脈沖寬度。2.5 周期脈沖信號占空比的測量測一個脈沖信號的脈寬，記其值為TWX1，信號反相后，再測一次脈寬并記錄其值TWX2，通過以下公式計算：占空比

23、=在預置門時間和常規(guī)測頻閘門時間相同而被測信號頻率不同的情況下，等精度測量法的測量精度在整個測量范圍內保持恒定不變，而常規(guī)的直接測頻法（在低頻時用測周法，高頻時用測頻法），測量精度會隨著被測信號頻率的下降而下降。預置門的概念與傳統(tǒng)的閘門的概念是不同的。預置門是指同時啟動或停止標準頻率信號計數器和被測信號計數器的門控信號。預置門的概念用于等精度頻率周期測量中，并稱預置門的時間寬度為預置門時間。3等精度頻率計硬件設計3.1 鍵盤控制模塊按鍵接口電路,因為按鍵數量較少,所以采用獨立式按鍵結構。每個按鍵各接一根輸入線，從而使一根線上按鍵的工作狀態(tài)不會影響其它線上的工作狀態(tài)。八個按鍵分別為測頻、測周期、

24、測占空比、測脈寬、自校五個功能鍵和0.1秒、1秒、10秒三個時間按鍵。10K的電阻接低電平，當掃描到某一位為高電平時表示有按鍵按下。鍵盤控制電路如圖3-1所示。圖3-1 鍵盤控制模塊原理圖3.2 顯示模塊8位8段LED采用共陽極接法，顯示方式為靜態(tài)顯示，靜態(tài)顯示方式顯示亮度較高，而且顯示狀態(tài)穩(wěn)定。根據實際亮度需求每段LED接5K的限流電阻。AT89C51的P3.0口接數據輸出線，數據經過8片串入并出74HC595以串行方式送入LED（數據最右端串行移入），每片74HC595驅動一只LED。P3.1為串行移位時鐘線。P3.2為數據封鎖線。測試結果輸出顯示模塊如圖3-2所示。圖3-2 顯示模塊原理

25、圖3.3主控模塊3.3.1 AT89C51單片機簡介AT89C51是一種帶4K字節(jié)閃爍可編程可擦除只讀存儲器（FPEROMFlash Programmable and Erasable Read Only Memory）的低電壓，高性能CMOS8位微處理器，俗稱單片機。AT89C2051是一種帶2K字節(jié)閃爍可編程可擦除只讀存儲器的單片機。單片機的可擦除只讀存儲器可以反復擦除100次。該器件采用ATMEL高密度非易失存儲器制造技術制造，與工業(yè)標準的MCS-51指令集和輸出管腳相兼容。由于將多功能8位CPU和閃爍存儲器組合在單個芯片中，ATMEL的AT89C51是一種高效微控制器，AT89C205

26、1是它的一種精簡版本。AT89C51單片機為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價廉的方案。AT89C51是一款采用ATMEL高密度非易失存儲器制造技術制造的，與工業(yè)標準的MCS-51指令集和輸出管腳相兼容的單片機，其主要性能特點如下所述： （1）片內集成4KB可編程閃爍存儲器，可進行1000次以上寫/擦循環(huán)操作，數據保留時間可長達10年,支持三級程序存儲器鎖定。 （2）豐富強大的外部接口性能：32可編程I/O線，可編程串行通道，片內振蕩器和時鐘電路。3.3.2 EPM7128簡介EPM7128是可編程的大規(guī)模邏輯器件，為ALTERA公司的生產的建立在多陣列結構基礎上的高性能可編程邏輯器件M

27、AX7000系列產品，其內部具有符合IEEE11491標準的JTAG接口用于在線下載和修改程序，具有阻抗高，電可擦等特點，可用門單元為2500個，128個宏單元，8個邏輯陣列塊，管腳間最大遲延為5ns，工作電壓為+5V。EPM7128SLC84具有68個用戶可使用I/O接口。CPLD具有高集成度,高可靠性，幾乎可將整個設計系統(tǒng)下載在同一塊芯片中。實現(xiàn)所謂片上系統(tǒng)，從而大大縮小設計產品的體積,具有可編程和實現(xiàn)方案容易改動的特點。CPLD的邏輯功能模塊包括32位計數器，數據選擇器和D觸發(fā)器等邏輯模塊，各邏輯模塊用硬件描述語言 VHDL來描述其功能。等精度頻率計系統(tǒng)原理該模塊主要完成單片機對CPLD

28、的控制。單片機P2口的8根口線為控制信號線，具體控制功能如下：P2.0（END）：脈寬計數結束狀態(tài)信號，END=1計數結束。P2.1（TF）：TF=0時等精度測頻，TF=1時測脈寬。P2.2（CHOISE）：自較/測頻選擇，CHOISE=1測頻，CHOISE=0自較。P2.3（START）：當TF=0時，作為預置門閘，門寬由鍵盤輸入值決定，START=1時預置門打開，START=0時關門；當TF=1時，START有第二功能，此時，當START=0時測負脈寬，當START=1時測正脈寬，利用此功能可分別獲得脈寬和站空比數據。P2.4（CLR/TRIG）：當TF=0時系統(tǒng)全清零功能，當TF=1時C

29、LR/TRIG的上升沿將啟動COUNT2，進行脈寬計數。P2.5（EEND）：等精度測頻計數結束狀態(tài)信號，EEND=0時計數結束。P2.6（ADRA）；P2.7（ADRB）：計數值讀出選通控制。若令AD=ADRA，ADRB，則當AD=00，01，10，11時可從P0口和P2口由低8位至高8位分別讀出兩組4個8位計數值。等精度頻率計系統(tǒng)原理圖如圖3-3所示。圖3-3 等精度頻率計系統(tǒng)原理圖3.4信號輸入放大和整形模塊輸入待測信號經過LM358放大后又經過74HC14形成系統(tǒng)需要的矩形波，然后送入復雜可編程邏輯器件（CPLD）。該部分電路的功能主要是完成對弱信號的放大和強信號的限幅處理,并將各種形

30、式的被測模擬信號整形為適合單片機處理的數字脈沖信號。信號輸入整形模塊原理圖如圖3-4所示。圖3-4 信號輸入整形模塊原理圖3.5音頻輸出電路在測量按鍵時有語音，告訴我們正在操作，運行中。圖3-5 音頻電路圖3.6 CPLD功能模塊描述CPLD功能模塊的內部結構包括三個實體CONTRL和COUNT。CONTRL內部主要是一個受待測頻率同步的D觸發(fā)器.在門控信號FTEST為高電平時，將標準頻率FS輸出到CLKFS端，F(xiàn)TEST 為低電平時，CLKFS為0，測量原理波形圖如圖3-6 所示。圖3-6 測量原理波形圖4 等精度頻率計軟件設計方案4.1VHDL語言VHDL語言優(yōu)點 傳統(tǒng)的硬件電路設計方法是

31、采用自下而上的設計思想，即依據系統(tǒng)對硬件的要求，詳細編制技術規(guī)格書，并畫出系統(tǒng)控制流程圖；然后根據技術規(guī)格書和系統(tǒng)控制流程圖，對系統(tǒng)的功能進行細化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就著手進行各功能模塊的細化和電路設計；各功能模塊電路的設計、調試完成后，將各功能模塊的硬件電路連接起來再進行系統(tǒng)的總體調試，最后完成整個系統(tǒng)的硬件設計。采用傳統(tǒng)方法設計數字系統(tǒng)，特別是當電路系統(tǒng)非常復雜時，設計者必須具備較豐富的設計經驗，而且繁雜多樣的原理圖的閱讀和修改也給設計者帶來了諸多的煩惱。為了提高開發(fā)的效率，增加已有開發(fā)成果的可繼承性以及縮短開發(fā)周期，各ASIC研制和生產廠家都相繼開發(fā)了具有自己

32、特色的電路硬件描述語言（Hardware Description Language，簡稱HDL）。但這些硬件描述語言有很大的差異，各自只能在自己的特定設計環(huán)境中使用，這給設計者之間的相互交流帶來了很大的困難。因此，開發(fā)一種強大的、標準化的硬件描述語言作為可互相交流的設計環(huán)境，已經勢在必行。于是，美國于1981年提出了一種新的、標準化的HDL，稱之為VHSIC（Very High Speed Integrated Circuit） Hardware Description Language，簡稱VHDL。這是一種用形式化方法來描述數字電路和設計數字邏輯系統(tǒng)的語言。設計者可以運用這種語言來描述自己

33、的設計思想，然后利用電子設計自動化工具進行編譯，仿真，再自動綜合到門級電路，最后用PLD實現(xiàn)其功能。綜合起來講，VHDL語言具有如下優(yōu)點：覆蓋范圍廣泛，描述能力極強，是一個多層次的硬件描述語言。在VHDL語言中，設計的原始描述可以非常簡練，經過層層加強后，最終可成為直接付諸生產的電路或版圖參數描述。具有良好的可讀性，即容易被計算機讀取，也容易被讀者理解。使用期長，不會因工藝變化而使描述過時。因為VHDL的硬件描述與工藝無關，當工藝改變時，只需要修改相應程序中的屬性參數就可以了。支持大規(guī)模設計的分解和已有設計的再利用。一個大規(guī)模的設計不可能由一個人獨立完成，必須由幾個人共同承擔，VHDL為設計的

34、分解和設計的再利用提供了有力的支持。4.1.2 采用VHDL語言設計系統(tǒng)的特點當電路系統(tǒng)采用VHDL語言設計其硬件時，與傳統(tǒng)的電路設計方法相比較，具有如下的特點：1) 采用自上而下的設計思想。即能夠從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設計的內容細化，最后完成系統(tǒng)硬件的整體設計。2) 系統(tǒng)可大量采用PLD芯片。由于目前很多制造PLD芯片的廠家，他們開發(fā)的工具軟件均支持VHDL語言的編程。所以利用VHDL語言設計數字系統(tǒng)時，可以從硬件電路的設計的需要出發(fā)，自行利用PLD設計自用的ASIC芯片，而無須受通用元器件的限制。3）采用系統(tǒng)早期仿真。從而可以在系統(tǒng)設計的早期發(fā)現(xiàn)設計中存在的具體問題，大大縮短

35、系統(tǒng)設計的所需要的時間，節(jié)約大量的人力和物力，財力。4）降低了硬件電路設計難度。在傳統(tǒng)的設計方法中，往往要求設計者在設計電路之前，首先寫出該電路的邏輯表達式或真值表（或時序電路的狀態(tài)表）。這一工作是相當困難和繁雜的，特別是當系統(tǒng)比較復雜時更是如此。而利用VHDL語言設計硬件電路時，就可以使設計者免除編寫邏輯表達式或真值表之煩惱，從而大大降低了設計的難度，也在很大程度上縮短了設計的周期。4.2VHDL軟件設計方案VHDL(VHSIC Hardware Description Language)即超高速集成電路硬件描述語言。若按傳統(tǒng)的設計方法，完成這個頻率計需用上述的四種器件共計十幾塊芯片構成，不

36、僅體積大，而且因外接引腳多，影響可靠性。而采用EDA技術，整個設計分僅兩步：第一步，在MAX+PLUS開發(fā)工具中，先用VHDL語言分別編寫出以上四種器件的文本文件(稱為底層文件)，并將它們分別轉換成相應的器件，然后分別進行時序仿真，使每個器件的時序仿真結果與設計要求一致；第二步，將這四種器件共十幾塊芯片按電路設計圖連接起來，形成頂層文件后進行整個系統(tǒng)的綜合，并將整個頻率計作為一個器件進行時序仿真。下面分步給出設計過程。4.3 所需VHDL文件及波形仿真結果1. 波形仿真見圖4-1所示：圖 4-1 帶時鐘使能十進制計數器的波形仿真圖2. 仿真波形見圖4-2所示：圖 4-2 測頻控制信號發(fā)生器波形

37、仿真圖3. 波形仿真如圖4-3所示：圖 4-3 7段顯示譯碼器的波形仿真圖4.頂層文件的編寫在以上四個器件正確設計的基礎上，再按設計原理圖的要求將這四種器件共十幾塊芯片連接起來，形成頂層文件。常用的方法是將頂層文件編成電路圖的形式，進行綜合仿真。這種方法雖然較簡單，但缺點是有可能使電路系統(tǒng)工作中出現(xiàn)“毛刺”，從而降低系統(tǒng)的可靠性。因此，在我們的設計中最突出的地方是不用電路圖的形式編寫頂層文件，而是用文本形式來編寫，即用VHDL語言來描述十幾塊芯片的連接，避免了系統(tǒng)在工作中出現(xiàn)“毛刺”現(xiàn)象，使系統(tǒng)的穩(wěn)定度和可靠性均得到提高。以上程序經綜合仿真后，結果符合設計要求。原來需要十幾塊芯片組成的頻率計，

38、現(xiàn)在只用一塊芯片即可實現(xiàn)。4.4單片機的匯編語言編程本系統(tǒng)軟件的功能,它主要完成各種實質性的功能,如測量、計算、顯示、定時中斷服務、鍵盤中斷服務等。主程序設計系統(tǒng)初始化后，調顯示,調按鍵，不斷掃描鍵盤子程序，當代鍵按下時，程序跳轉到相應的子程序執(zhí)行其功能，然后返回繼續(xù)執(zhí)行鍵盤掃描主程序。主程序流程圖如圖4-4所示。圖4-4主程序流程圖4.4.2顯示程序設計為提高單片機的計算速度以及降低數碼顯示器對主系統(tǒng)的干擾，采用串行靜態(tài)顯示方式，8個74HC595、8個共陽LED數碼管構成顯示器。該系統(tǒng)軟件采用MCS-51匯編編程，顯示程序流程圖如圖4-5所示 。圖4-5 顯示部分程序流程圖 按鍵程序設計鍵

39、盤設有三個時間值鍵，分別為0.1s , 1s和10s，來控制預置門的開關時間。在執(zhí)行功能子程序之前會提示先輸入時間值。還有五個功能鍵，分別為測頻率、周期、脈寬、占空比、自較正。按鍵部分流程圖如4-6所示。圖4-6 按鍵部分程序流程圖5電路系統(tǒng)調試在電路設計中采用模塊設計法，各電路模塊進行單獨設計和調試，最后將各模塊組合后，進行整體調試。數字測量部分采用EDA設計工具設計，采用硬件描述語言VHDL語言進行描述，用MAXplus II進行仿真。仿真波形圖如5-1所示：圖5-1 頻率計測控時序BCLK為標準信號頻率，TCLK為待測信號頻率，CL為預置門控信號，由單片機發(fā)出，CLR為清零信號。測頻開始

40、前，首先發(fā)出一個清零信號CLR，使兩個計數器和D觸發(fā)器置零。然后由單片機發(fā)出允許測頻命令，即令CL為高電平，這時D觸發(fā)器要一直等到被測信號的上升沿通過Q端才被置1，與此同時，計數器開始記數，進入圖5-1所示的記數允許周期。當Tpr秒后，預置門信號被單片機置為低電平，但此時兩個計數器仍然沒有停止記數，一直要等到隨后而至的被測信號的上升沿到來時，才通過D觸發(fā)器將這兩個計數器同時關閉。6結論隨著現(xiàn)代技術的發(fā)展，對于頻率的測量的準確度要求越來越高。現(xiàn)代頻率測量的特點：測量精度高，之所以在所有物理量中處于領先地位，主要原因為頻率是迄今為止復制的最準確的（級）保持的最穩(wěn)定而且測量得最為準確的物理量。因而可

41、以利用某種確定的函數關系把其他參數的精確讀轉換成頻率的測量。在被測信號中, 較多的是模擬和數字開關信號, 此外還經常遇到以頻率為參數的測量信號, 例如流量、轉速、晶體壓力傳感器以及經過參變量-頻率轉換后的信號等等。對于這些以頻率為參數的被測信號, 通常多采用的是測頻法或測周法。即當被測信號頻率較高時采用測頻法, 當被測信號頻率較低時則采用測周法。對于頻率變化較小的被測信號, 采用測頻或測周法的效果很滿意, 但當被測信號頻率變化范圍較大時, 比如100Hz100kHz, 采用上述方法就很難滿足在整個頻率變化范圍內都達到所要求的測量精度。傳統(tǒng)的數字頻率計具有8 位或更多位的數碼顯示位數。這些頻率計

42、在測量高頻信號時能夠達到足夠高的測量精度,但在測量低頻信號時,其測量結果的有效位數將會減少,精度也會降低,有時不得不進行周期測量, 因為傳統(tǒng)的頻率計采用的是直接記數測頻法。如果輸入信號頻率的動態(tài)范圍較大, 為了保證其測量精度, 就需要頻繁地人工切換測頻和測周方式。本次設計完成了基于單片機和復雜可編程邏輯器件（CPLD）的等精度頻率計電路的設計，這次設計采用CPLD完成對標準頻率和待測頻率的計數，然后單片機AT89C51完成對計數結果的運算，并且把運算結果送出，用LED靜態(tài)顯示出來。該設計具有測試精度高，通過LED用數字的形式顯示出來，制作簡單，測量的精度不會隨著被測信號頻率的降低而下降等優(yōu)點，

43、該電路對頻率的測試范圍為0.1HZ到100MHZ。在頻率測試中有一定的應用前景。參考文獻：1 張振，晉明武，王毅平MCS-51單片機原理及應用技術M北京：人民郵電出版社，2000，167-2432 宋萬爪，羅平，吳順君CPLD技術及其應用M西安：西安電子科技大學出版社，2000年6月，78-1033 蔡明生，黎福海，許文玉電子設計M北京：高等教育出版社，2003，123-1524 曾繁泰，李冰，李曉林EDA工程概論M北京：清華大學出版社，2002，,98-1385 于海雁，車速斌，李強VHDL及其在數顯頻率計中的應用J沈陽工業(yè)大學學報，2002，58-1026 張毅剛，彭喜源，譚曉昀MCS -

44、 51 單片機應用設計M哈爾濱：哈爾濱工業(yè)大學出版社，2006，138-1877 唐穎，阮文海基于FPGA/CPLD芯片的數字頻率計設計M浙江樹人大學學，2002， 61-658侯伯亨，顧新VHDL硬件描述語言與數字邏輯電路設計M西安：西安電子科技大學出版杜，1999，56-789 全國大學生電子設計競賽組委會編，全國大學生電子設計競賽獲獎作品精選(1994-1999)M北京理工大學出版社，北京，2003，54-8910 楊剛，龍海燕現(xiàn)代電子技術VHDL與數字系統(tǒng)設計M北京：電子工業(yè)出版社，2004，39-5911長毅剛，彭喜元，姜守達，喬立巖新編MCS-51單片機應用設計哈爾濱工業(yè)大學出版社

45、M.哈爾濱2003，25-12612李華MCS51系列單片機實用接口技術M北京：北京航空航天大學出版社，1993，499-52613徐志軍，徐光輝，李建中 大規(guī)?？删幊踢壿嬈骷捌鋺肕成都：電子科技大學出版社，2000，100-10714 潘松，王國棟編著VHDL實用教程成都M.電子科技大學出版社2000年2月，80-10315 王道憲，賀名臣，劉偉VHDL設計技術M北京：國防工業(yè)出版社，2003年8月第一版，153-19216 高書莉，羅朝霞可編程邏輯技術及應用M北京：人民郵電出版社2001年9月，182-25117 盧毅VHDL與數字電路設計M2001年4月第一版，168-24318 翟

46、生輝單片計算機原理及應用M西安交通大學出版社，1995年12月第一版，183-27319Stefan Sjoholm,Lennart Lindh著M薛宏熙等譯VHDL設計電子線路北京清華大之4出版社，2000，165-28320 PETERALFKEA 400MHz Frequency CounterMAPPLICATION FREQUENCY 6COUNTER，2002，47-49.致謝這次畢業(yè)論文能夠得以順利完成，是所有曾經指導過我的老師，幫助過我的同學，一直支持著我的家人對我的教誨、幫助和鼓勵的結果。我要在這里對他們表示深深的謝意！ 本論文是在導師倪紅霞老師的悉心指導下完成的。感謝倪老師

47、對我的辛勤培育。從論文的立題到實驗的設計以及論文的撰寫整個過程無不浸透著老師的心血。她廣博的學識，嚴肅的科學態(tài)度，嚴謹的治學精神，靈活的思維方式，耐心細致的言傳身教深深感染激勵著我，將使我終身受益。導師不但在學習上給予我耐心細致的指導，在生活中也給了我莫大的關懷，這份師恩我將終身難忘。同時，我還要真心感謝林海波老師，于新老師對我的指導和幫助。而且，我還要感謝大學四年所有幫助過我的老師、同學和朋友，是你們讓我的大學生活充滿了生機和活力，給我留下了美好的回憶。附錄一：元器件清單器件名稱型號數值數量單片機89C511CPLDEPM71281數碼管(LED)8晶振12M1電阻82064電阻10K10集

48、成電路74HC5958電解電容10uf2電解電容100uf2雙運算放大器LM3581滑動變阻器10K1三極管NPN2二極管2開關8附錄二：程序清單ORG0000HAJMPMAINORG000BHAJMPCLOCKORG100HMAIN:MOV60H,#1 ;LEDMOV61H,#2 ;MOV62H,#3 ;MOV63H,#4 ; MOV64H,#5 ; MOV65H,#6 ;MOV66H,#7 ;MOV67H,#8 ; MOV2AH,#0 ;LED MOV2BH,#0 ;LED MOV2CH,#0 ;LED MOV2DH,#0 ;LED MOV2FH,#0 ;biao ji MOV60H,#0

49、 ;MOV67H,#0 ;MOV70H,#0 ;wan ,sji wan MOV71H,#0 ;bai ,qianMOV72H,#100 ;ge ,shiMOV73H,#0MOV74H,#0MOV75H,#12MOV76H,#34MOV77H,#56MOV78H,#78MOV79H,#45MOV7AH,#67MOV7BH,#89 MOV7FH,#1 ;KEY 1-5MOV7EH,#2 ;KEY 6-8MOV7DH,#0 ;CLOCKMOVTMOD,#51HMOVTH0,#3CH ; 100ms MOVTL0,#0B0HMOVTL1,#0MOVTH1,#0MOVIE,#82HMOVSP,#30H

50、SETBTR0SETBTR1WWWO:ACALLXIANSIACALLKEYMOVA,7FHCJNEA,#5,WWWOAJMPMAINMUL1:MOVA,R3MOVB,R7MULABMOVR4,BMOVR5,AMOVA,R3MOVB,R6MULABADDA,R4MOVR4,ACLRAADDCA,BMOVR3,AMOVA,R2MOVB,R7MULABADDA,R4MOVR4,AMOVA,R3ADDCA,BMOVR3,ACLRARLCAXCHA,R2MOVB,R6MULABADDA,R3MOVR3,AMOVA,R2ADDCA,BMOVR2,ARETDIV1:CLRCMOVA,R3SUBBA,R7M

51、OVA,R2SUBBA,R6JCDIV2SETBOVRETDIV2:MOVB,#10HDIV3:CLRCMOVA,R5RLCAMOVR5,AMOVA,R4RLCAMOVR4,AMOVA,R3RLCAMOVR3,AXCHA,R2RLCAXCHA,R2MOVF0,CCLRCSUBBA,R7MOVR1,AMOVA,R2SUBBA,R6ANLC,/F0JCDIV4MOVR2,AMOVA,R1MOVR3,AINCR5DIV4:DJNZB,DIV3MOVA,R4MOVR2,AMOVA,R5MOVR3,ACLROVRETBCDM1:CLRAMOVR3,AMOVR4,AMOVR5,AMOVR2,#10HDM1:MOVA,R7CLRCRLCAMOVR7,AMOVA,R6RLCAMOVR6,AMOVA,R5ADDCA,R5DAAMOVR5,AMOVA,R4ADDCA,R4DAAMOVR4,AMOVA,R3ADDCA,R3DAAMOVR3,ADJNZR2,DM1RETBCDM:MOVB,#100 ;ru kou ADIVABMOVR2,AMOVA,#10XCHA,BDIVABSWAPAORLA,BMOVR1,A;R1=ge wei ,shi weiRET;R2=bai wei shuXIANSI:PUSHPSW ;74HC595