集成電路上機(jī)報(bào)告

1、集成電路設(shè)計(jì)上機(jī)實(shí)驗(yàn)報(bào)告班級(jí)： 1302018 姓名：學(xué)號(hào)： 黃瑾男 2016年 4月 25 日目錄第一部分 簡(jiǎn)單數(shù)字電路設(shè)計(jì) （1）D觸發(fā)器設(shè)計(jì)（2）全加器設(shè)計(jì)（3）加/減法計(jì)數(shù)器設(shè)計(jì)第二部分 簡(jiǎn)單模擬放大電路設(shè)計(jì)（要求：用Sedit畫圖、Ledit/SPR自動(dòng)布局布線、Tspice功能仿真。）第三部分 手工繪制CMOS結(jié)構(gòu)Nand2或Nor2或Inv版圖第四部分 模擬電路設(shè)計(jì)、仿真及版圖繪制 （要求：對(duì)一個(gè)模擬電路如差分對(duì)完成Sedit畫圖、Tspice功能仿真、Ledit手工畫出版圖。）第一部分 簡(jiǎn)單數(shù)字電路設(shè)計(jì)D觸發(fā)器設(shè)計(jì)詳細(xì)設(shè)計(jì)過(guò)程 ：D觸發(fā)器（data f

2、lip-flop或delay flip-flop）由6個(gè)與非門組成，其中G1和G2構(gòu)成基本RS觸發(fā)器。電平觸發(fā)的主從觸發(fā)器工作時(shí)，必須在正跳沿前加入輸入信號(hào)。如果在CP高電平期間輸入端出現(xiàn)干擾信號(hào)，那么就有可能使觸發(fā)器的狀態(tài)出錯(cuò)。而邊沿觸發(fā)器允許在CP觸發(fā)沿來(lái)到前一瞬間加入輸入信號(hào)。這樣，輸入端受干擾的時(shí)間大大縮短，受干擾的可能性就降低了。邊沿D觸發(fā)器也稱為維持-阻塞邊沿D觸發(fā)器。工作過(guò)程如下：1）CP=0時(shí)，與非門G3和G4封鎖，其輸出Q3=Q4=1，觸發(fā)器的狀態(tài)不變。同時(shí)，由于Q3至Q5和Q4至Q6的反饋信號(hào)將這兩個(gè)門打開，因此可接收輸入信號(hào)D，Q5=D，Q6=Q5非=D非。2）當(dāng)CP由0

3、變1時(shí)觸發(fā)器翻轉(zhuǎn)。這時(shí)G3和G4打開，它們的輸入Q3和Q4的狀態(tài)由G5和G6的輸出狀態(tài)決定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS觸發(fā)器的邏輯功能可知，Q=Q3非=D。3）觸發(fā)器翻轉(zhuǎn)后，在CP=1時(shí)輸入信號(hào)被封鎖。這是因?yàn)镚3和G4打開后，它們的輸出Q3和Q4的狀態(tài)是互補(bǔ)的，即必定有一個(gè)是0，若Q3為0，則經(jīng)G3輸出至G5輸入的反饋線將G5封鎖，即封鎖了D通往基本RS觸發(fā)器的路徑；該反饋線起到了使觸發(fā)器維持在1狀態(tài)和阻止觸發(fā)器變?yōu)?狀態(tài)的作用，故該反饋線稱為置1維持線，置0阻塞線。Q4為0時(shí)，將G3和G6封鎖，D端通往基本RS觸發(fā)器的路徑也被封鎖。Q4輸出端至G6反饋線起到使觸發(fā)器維

4、持在0狀態(tài)的作用，稱作置0維持線；Q4輸出至G3輸入的反饋線起到阻止觸發(fā)器置1的作用，稱為置1阻塞線。因此，該觸發(fā)器常稱為維持-阻塞觸發(fā)器?？傊?，該觸發(fā)器是在CP正跳沿前接受輸入信號(hào)，正跳沿時(shí)觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖，三步都是在正跳沿后完成，所以有邊沿觸發(fā)器之稱。與主從觸發(fā)器相比，同工藝的邊沿觸發(fā)器有更強(qiáng)的抗干擾能力和更高的工作速度。 /span。由基本RS觸發(fā)器的邏輯功能可知，Q=Q3非=D。特征：1）功能表DCLKQQN0時(shí)鐘上升沿011時(shí)鐘上升沿100last Qlast QN1last Qlast QN12）方程3）時(shí)序圖波形圖(CP,D,Q)Tanner電路：波形：版圖：結(jié)果分

5、析 Tanner電路圖是按照標(biāo)準(zhǔn)d觸發(fā)器原理圖繪制的，輸出Q的波形應(yīng)該是D波形向后平移一個(gè)單位。從波形上看符合此原理。版圖是利用spr功能自動(dòng)生成的，如上。全加器設(shè)計(jì)詳細(xì)設(shè)計(jì)過(guò)程一位全加器(FA)的邏輯表達(dá)式為：SABCinCoABBCinACin其中A,B為要相加的數(shù)，Cin為進(jìn)位輸入；S為和，Co是進(jìn)位輸出；如果要實(shí)現(xiàn)多位加法可以進(jìn)行級(jí)聯(lián)，就是串起來(lái)使用；比如32位+32位，就需要32個(gè)全加器；這種級(jí)聯(lián)就是串行結(jié)構(gòu)速度慢，如果要并行快速相加可以用超前進(jìn)位加法，超前進(jìn)位加法前查閱相關(guān)資料；如果將全加器的輸入置換成A和B的組合函數(shù)Xi和Y（S0S3控制）,然后再將X,Y和進(jìn)位數(shù)通過(guò)全加器進(jìn)行全

6、加，就是ALU的邏輯結(jié)構(gòu)結(jié)構(gòu)。即 Xf（A，B)Yf（A，B）不同的控制參數(shù)可以得到不同的組合函數(shù),因而能夠?qū)崿F(xiàn)多種算術(shù)運(yùn)算和邏輯運(yùn)算。表2-1一位全加器的真值表ADD100110011ADD201010101CARRY_OUT00001111SUM反相器|UTP|，所以V2導(dǎo)通，且導(dǎo)通內(nèi)阻很低，所以UO=UOHUDD， 即輸出為高電平.(2)當(dāng)UI=UIH=UDD時(shí)，UGS1=UDDUTN，V1導(dǎo)通，而UGS2=0|UTP|，因此V2截止。此時(shí)UO=UOL0，即輸出為低電平。 可見，CMOS反相器實(shí)現(xiàn)了邏輯非的功能.CMOS反相器的主要特性?CMOS反相器的電壓傳輸特性如圖2.7-2所示。C

7、MOS 反相器的電流傳輸特性2.7-3圖 2.7-2 CMOS反相器的電壓傳輸特性在AB段由于V1截止，阻抗很高，所以流過(guò)V1和V2的漏電流幾乎為0。 在CD段V2截止，阻抗很高，所以流過(guò)V1和V2的漏電流也幾乎為0。只有在BC段，V1和V2均導(dǎo)通時(shí)才有電流iD流過(guò)V1和V2，并且在UI=1/2UDD附近，iD最大。版圖繪制如下：課程總結(jié)：這次上機(jī)我掌握了tanner的基本操作與分析方法,掌握各種虛擬儀器的使用方法。我們要適應(yīng)未來(lái)社會(huì)的發(fā)展，多學(xué)點(diǎn)專業(yè)技術(shù)知識(shí)，就像今天學(xué)習(xí)的內(nèi)容，掌握各種仿真分析法,掌握各種模擬和數(shù)字電路的特點(diǎn)，能做基本的設(shè)計(jì)電路,理解軟件在常用電力電子電路中的一般分析步驟。這都是我們這次實(shí)驗(yàn)需要掌握的。我們還要明白“數(shù)字電子技術(shù)”是電子、通信、計(jì)算機(jī)、機(jī)電等類專業(yè)