晶體管晶體管邏輯(TTL)電路

1、12022-6-10第第 4 4 章章 晶體管晶體管- -晶體管晶體管(TTL)(TTL)邏輯電路邏輯電路 緒緒 論論 在數(shù)字集成電路中，完成各種邏輯運(yùn)算和變換的電路稱為邏輯電路，組成邏輯電路的基本單元是門電路和觸發(fā)器電路，觸發(fā)器電路基本上也是由各種門電路組成的，門電路是數(shù)字集成電路門電路是數(shù)字集成電路的基本單元的基本單元，在雙極數(shù)字集成電路中，按照基本單元電路的工作特點(diǎn)的不同，大致可分為： 飽和型邏輯集成電路飽和型邏輯集成電路(RTL,DTL,TTL,I(RTL,DTL,TTL,I2 2L)L) 抗飽和型邏輯集成電路抗飽和型邏輯集成電路(STTL)(STTL) 非飽和型邏輯集成電路非飽和型邏

2、輯集成電路(ECL)(ECL) 第一種實(shí)用的數(shù)字集成電路是電阻第一種實(shí)用的數(shù)字集成電路是電阻- -晶體管耦合邏輯晶體管耦合邏輯(RTL)(RTL)電路，如圖所示，這是一種或非門，只要有一個(gè)輸入信號為高電路，如圖所示，這是一種或非門，只要有一個(gè)輸入信號為高電平，輸出則為低電平，輸出低電平電平，輸出則為低電平，輸出低電平V VOLOL0.2V0.2V，級連使用時(shí)輸，級連使用時(shí)輸出高電平為出高電平為V VOHOH1V1V，這種電路的特點(diǎn)是：速度較慢，負(fù)載能力，這種電路的特點(diǎn)是：速度較慢，負(fù)載能力和抗干擾能力差。和抗干擾能力差。VccV0Vi1Vi2Vi3Q1Q3Q2電阻-晶體管耦合邏輯(RTL)電路

3、從從TTLTTL電路的發(fā)展歷史看，它是以提高速度、降低功耗電路的發(fā)展歷史看，它是以提高速度、降低功耗( (或降低或降低電路的優(yōu)值，即延時(shí)功耗積電路的優(yōu)值，即延時(shí)功耗積) )為主要目標(biāo)，不斷改進(jìn)電路的形為主要目標(biāo)，不斷改進(jìn)電路的形式和工藝的過程。式和工藝的過程。 下圖是二極管-晶體管邏輯(DTL)電路，是一種與非門， 只要有一個(gè)輸入信號為低電平，輸出就為高電平，只有當(dāng)所有輸入端都是高電平時(shí)，輸出才為低電平。相對于RTL電路，它的負(fù)載能力和抗干擾能力都有所提高，但電路速度仍然較慢。Q2Q1DD1D2ViVCCV0二極管-晶體管邏輯(DTL)電路簡易簡易TTL與非門與非門與非門與非門ABCR1R2V

4、CCVOB1B2T1T2兩管單元兩管單元TTL與非門與非門簡易簡易TTL與非門與非門ABCR1R2VCCVOB1B2T1T2 兩管單元兩管單元TTL與非門工作原理與非門工作原理R1R2VCCB1ABC4K4K4K4K幾個(gè)假設(shè)：幾個(gè)假設(shè)：1.發(fā)射極正向壓降，當(dāng)晶體管正向工作時(shí)，取發(fā)射極正向壓降，當(dāng)晶體管正向工作時(shí)，取VbeF=0.7V，而當(dāng)晶體管飽和，而當(dāng)晶體管飽和時(shí)，時(shí)， 取取VbeS=0.7V.2.集電結(jié)正向飽和壓降，取集電結(jié)正向飽和壓降，取VbcF=0.60.7V。3.晶體管飽和壓降，當(dāng)晶體管飽和壓降，當(dāng)T1管深飽和時(shí)，因管深飽和時(shí)，因Ic幾乎為零，取幾乎為零，取VceS0.1V，其余，其

5、余管子取管子取 VceS0.3V簡易簡易TTL與非門與非門1. 1. 輸入信號中至少有一個(gè)為低電平的情況輸入信號中至少有一個(gè)為低電平的情況R1R2VCCB1ABC1VVOL=0.3VVOL=0.3VVB1 =VBE1+VOL =0.3V+0.7V =1VVB1被嵌位在被嵌位在1VIB1=(VCC-1V)/R1 =5V-1V/4K=1mA4K4KIC1B2T2管截止管截止,VOH=VCC-IOHR2輸出高電平時(shí)電路供給負(fù)載門的電流輸出高電平時(shí)電路供給負(fù)載門的電流0.4VIOHT2管的集電結(jié)反偏，管的集電結(jié)反偏，Ic1很小，很小，滿足滿足IB1 Ic1，T1管深飽和，管深飽和，VOCS1=0.1V

6、，VB2=0.4V簡易簡易TTL與非門與非門2. 2. 輸入信號全為高電平輸入信號全為高電平R1R2VCCB1ABC1.4VVOH=5VVB1 =VBC1+VBE2 =0.7V+0.7V =1.4VVB1被嵌位在被嵌位在1.4V4K4KIC1B2VOH=5VT1T1管的發(fā)射結(jié)反偏管的發(fā)射結(jié)反偏, ,集電結(jié)正偏集電結(jié)正偏, ,工作在反向有源區(qū)工作在反向有源區(qū), ,集電極電流集電極電流是流出的是流出的,T2管的基極電流為管的基極電流為: : IB2=-=-IC1= =IB1+ +b bIB1IB1（b b0.01)IB1=(VCC-VB1)/R1 =5V-1.4V/4K=0.9mA IB20.9m

7、AT2T2管飽和，管飽和，T2T2管的飽和電壓管的飽和電壓VCES= =0.3V VOL=0.3VABCR1R2VCCVOB1B2T1T20.7VT1管工作在反向放大區(qū)管工作在反向放大區(qū)假設(shè)假設(shè):F=20, R=0.02IB1=(VCC-VB1)/R1 =5V-1.4V/4K=0.9mA-IE1=RIB1=0.02*0.9=0.018mA-IC1=(R+1)IB1=0.918=IB2假設(shè)假設(shè)T2管工作在正向放大區(qū)管工作在正向放大區(qū)2220.9,2020 0.918BFCFBImAIImAbb在R2上產(chǎn)生的壓降為18mA*4K=72V4K4K不成立不成立 兩管單元兩管單元TTL與非門的靜態(tài)特性與

8、非門的靜態(tài)特性1. 電壓傳輸特性電壓傳輸特性VO(V)VOHVOLQ1Vi(V)Q21iOVVQ1,Q2n 截止區(qū)截止區(qū)n 過渡區(qū)過渡區(qū)n 導(dǎo)通區(qū)導(dǎo)通區(qū)VOH: :輸出電平為邏輯輸出電平為邏輯”1 1”時(shí)的最大輸出電壓時(shí)的最大輸出電壓VOL: :輸出電平為邏輯輸出電平為邏輯”0 0”時(shí)的最小輸出電壓時(shí)的最小輸出電壓VIL: :仍能維持輸出為邏輯仍能維持輸出為邏輯”1 1”的最大輸入電壓的最大輸入電壓VIH: :仍能維持輸出為邏輯仍能維持輸出為邏輯”0 0”的最小輸入電壓的最小輸入電壓VILVIHVOHVOLVILVOHVIHVOL噪聲噪聲最大允許最大允許電壓電壓噪聲噪聲最小允許最小允許電壓電壓

9、高噪聲容限低噪聲容限不定區(qū)不定區(qū)VIHVIL10VOHVOLVNMHVNMLGate OutputGate InputVNML=VIL-VOLVNMH=VOH-VIH2022-6-10有效低電平輸出有效低電平輸出Vin輸入低電平輸入低電平有效范圍有效范圍0VIL有效高電平輸出有效高電平輸出Vout輸入高電平輸入高電平有效范圍有效范圍VIHVDD過渡區(qū)過渡區(qū)VOHVOL噪聲噪聲幅值VOLVIL噪聲幅值 VIL-VOL高電平高電平噪聲噪聲幅值VIHVOH噪聲幅值0.6V;0.6VVNMH=VOH-VIHVNML=VIL-VOLVNML=0.6V-0.3V=0.3V兩管單元非門的噪聲容限AR1R2V

10、CCVOB1B2T1T22022-6-10簡易簡易TTL與非門與非門R1R2VCCB1ABC1VVOL=0.3VVOL=0.3VVB1 =VBE1+VOL =0.3V+0.7V =1VVB1被嵌位在被嵌位在1VIB1=(VCC-1V)/R1 =5V-1V/4K=1mA4K4KIC1B2T2管截止管截止,VOH=VCC-IOHR2輸出高電平時(shí)電路供給負(fù)載門的電流輸出高電平時(shí)電路供給負(fù)載門的電流0.4VIOH2. 負(fù)載能力負(fù)載能力2022-6-10 兩管單元兩管單元TTL與非門的靜態(tài)特性與非門的靜態(tài)特性- -負(fù)載能力負(fù)載能力.能夠驅(qū)動多少個(gè)能夠驅(qū)動多少個(gè)同類負(fù)載門正常工作同類負(fù)載門正常工作NN扇出

11、2022-6-10ABCR1R2VCCB1B2T1T24K4K1. 求低電平輸出時(shí)的扇出求低電平輸出時(shí)的扇出解：負(fù)載電流IC=NNIILVCCVOT1T24K4KVCCVOT1T24K4K。IILN個(gè)ICIILIIL=(VCC-VBES)/R1=(5V-0.7V)/4K1.1mA)()(2222ILNOLCCOLRCBINRVVSIISSIIbmAISKRRVBOL9 . 0, 4,4, 3 . 0,20221b設(shè)：解得：NN32022-6-10ABCR1R2VCCB1B2T1T24K4K2. 求高電平輸出時(shí)的扇出求高電平輸出時(shí)的扇出要求保證輸出高電平要求保證輸出高電平3V3V解：負(fù)載電流IC

12、=NNIIHVCCVOT1T24K4KVCCVOT1T24K4K。IIHN個(gè)ICIIHIIH=-IE=0.018mAVOH=VCC-ICR2 3VNN=2522253535353270.0184CHIHHIHIRN INRIRmAK252022-6-10ABCR1R2VCCVOB1B2T1T2 兩管單元兩管單元TTL與非門的靜態(tài)特性與非門的靜態(tài)特性3. 直流功耗直流功耗P=ICC*VCC靜態(tài)功耗：電路導(dǎo)通和截止時(shí)的功耗1.空載導(dǎo)通電源電流 ICCL :mARVVRVVIIIOLCCBCCRRCCL1 . 2211212.空載截止電源電流 ICCH :mARVVIIBCCRCCH1 . 1111

13、3.電路 平均靜態(tài)功耗：mWVIIVIPCCCCHCCLCCCC8)(214K4K2022-6-1023ABCR1R2VCCVOB1B2T1T2簡易簡易TTLTTL與非門的缺點(diǎn)與非門的缺點(diǎn)1.1.輸入抗干擾能力小輸入抗干擾能力小2.2.電路輸出端負(fù)載能力弱電路輸出端負(fù)載能力弱3.I3.IB2B2太小，導(dǎo)通延遲改善小太小，導(dǎo)通延遲改善小四管單元與非門四管單元與非門4.1.1 4.1.1 標(biāo)準(zhǔn)標(biāo)準(zhǔn)TTLTTL與非門與非門( (四管單元四管單元) ) 圖4.1所示的電路就是標(biāo)準(zhǔn)的四管單元TTL與非門電路，也是54/74系列電路的基本單元。電路的特點(diǎn)是：電路的特點(diǎn)是： 當(dāng)輸出端由低電平轉(zhuǎn)向高電平時(shí)，也

14、就是Q2由導(dǎo)通轉(zhuǎn)向截止、Q1由截止轉(zhuǎn)向?qū)ǖ倪^程，在此過程中Q1可反抽Q2基區(qū)中的過剩載流子，使電路的平均傳輸延遲時(shí)間tpd下降，從而提高了電路的工作速度。 輸出級采用圖騰柱結(jié)構(gòu)(Q3-D和Q5輪流導(dǎo)通)，使電路的功耗較低。 電路的優(yōu)值(延時(shí)功耗積)tpdPD=100pJ。4.1 4.1 一般的一般的TTLTTL與非門與非門2022-6-10ABCR1R2VCCVOB1B2T1T2T3T51. T2管使電路低電平噪聲容限管使電路低電平噪聲容限VNML提高了一個(gè)結(jié)壓降，因此提高了一個(gè)結(jié)壓降，因此電路抗干擾能力增強(qiáng)。電路抗干擾能力增強(qiáng)。2. T3、T5構(gòu)成推挽輸出（又稱圖騰柱輸出），使電路負(fù)載能構(gòu)

15、成推挽輸出（又稱圖騰柱輸出），使電路負(fù)載能力增強(qiáng)。力增強(qiáng)。3. T5基極驅(qū)動電流增大，電路導(dǎo)通延遲得到改善?；鶚O驅(qū)動電流增大，電路導(dǎo)通延遲得到改善。ABCR1R2VCCVOB1B2T1T2電平移位作用電平移位作用R3R4180圖 4.1 標(biāo)準(zhǔn) 54,74(T1000) 系列 TTL 與非門Vi R14K R21.6K R5130R31KQ1DQ3Q5Q2VCC=5VV02022-6-10ABCR1R2VCCVOB1B2T1T2T5電路導(dǎo)通時(shí)，T2、T5飽和VO=VOL 這時(shí)，T2管的集電極和輸出之間的電位差為：VC2-VO=VCES2+VBES5-VCES5VBES5=0.8VT5和D不能同時(shí)

16、導(dǎo)通D起了電平移位的作用R5T3 該電路的電壓傳輸曲線如圖4.2所示。由圖可見，當(dāng)輸入端電平低于0.55時(shí)，輸出始終為高電平，當(dāng)輸入端電平0.55后，輸出電平開始下降；當(dāng)輸入電平1.35時(shí)，輸 出 為 低 電 平(VOL=VCES5)。輸入電平在0.551.25之間時(shí)，輸出電平從B到C，時(shí)間由R2/R3決定。0123410.55231.35VABC斜率R2/R3EV0/VVOL=VCES50.1 0.651.351.45Vi/VVB2/V圖 4.2 四管單元 TTL 與非門 電壓傳輸特性VOH 由于Q5的集電極與二極管D的負(fù)極電位相同，所以在版圖設(shè)計(jì)時(shí)，可將Q5和D設(shè)計(jì)成一個(gè)復(fù)合管，共用一個(gè)隔

17、離島，如圖所示。圖4.3 Q5-D的復(fù)合版圖和剖面圖N+N+N+PPP+P+N-epiN+-BLP-SUPEBCD-CD+4.1.2 54H/74H 4.1.2 54H/74H 五管單元五管單元TTLTTL與非門與非門 對于圖4.1所示的四管單元與非門電路，由于輸出端從低電平向高電平轉(zhuǎn)換的瞬間，從電源經(jīng)R5,Q3,D到Q5有瞬態(tài)大電流流過，因此在二極管D上就有大量的存儲電荷，因沒有泄放回路只能靠二極管本身的復(fù)合而消失，所以使該電路的開關(guān)速度受到影響。圖4.4所示的五管單元與非門電路采用以下措施來提高電路的速度和增強(qiáng)電路的負(fù)載能力。 用Q3,Q4構(gòu)成的達(dá)林頓管代替Q3和D。在輸出低電平時(shí)，由于V

18、CB4=VCE30,Q4不會進(jìn)入飽和，所以Q4導(dǎo)通時(shí)基區(qū)的存儲電荷就會明顯減少；另外Q4的Vi R12.8K R2760 R558R3470Q1Q4Q5Q2VCC=5VV0R44kQ3圖 4.4 54 H74H(T2000) 系列 TTL 與非門基極還設(shè)計(jì)有R4泄放電阻，可以在電路轉(zhuǎn)換時(shí)泄放存儲電荷，從而使電路的平均傳輸延遲時(shí)間tpd下降，工作速度提高。 采用達(dá)林頓晶體管還可以使電流增益提高、輸出電阻減小，有利于對負(fù)載電容的充電，同樣能提高電路的速度，負(fù)載能力增加。 電路中各個(gè)電阻的阻值均比四管單元電路的電阻阻值小，在同樣電源電壓情況下工作電流增大反而會使tpd,功耗增加(約為四管單元電路的2

19、倍)。 電壓傳輸曲線與四管單元電路類似。 輸入端的反向箝位二極管D可將輸入的負(fù)向過沖信號箝位在-0.8V左右，起輸入保護(hù)作用。2022-6-10ABCR1R2VCCVOB1B2T1T2T5R5T3R1R2VCCVOB1B2T1T2T5R5T4ABT3T3、T4管構(gòu)成達(dá)林頓管，管構(gòu)成達(dá)林頓管，T4管不會進(jìn)入飽和區(qū)管不會進(jìn)入飽和區(qū)反向時(shí)反向時(shí)T4管的基極有泄放電阻，使電路的平均管的基極有泄放電阻，使電路的平均延遲時(shí)間下降延遲時(shí)間下降四管單元四管單元TTL與非門與非門五管單元五管單元TTL與非門與非門5 5管單元管單元TTLTTL與非門電路與非門電路輸入級由多發(fā)射極晶體輸入級由多發(fā)射極晶體管管T1和

20、基極電組和基極電組R1組成組成，它實(shí)現(xiàn)了輸入變量，它實(shí)現(xiàn)了輸入變量A、B、C的與運(yùn)算的與運(yùn)算輸出級：由輸出級：由T3、T4、T5和和R4、R5組成組成其中其中T3、T4構(gòu)成復(fù)合管，與構(gòu)成復(fù)合管，與T5組成推組成推拉式輸出結(jié)構(gòu)。具有較強(qiáng)的負(fù)載能力拉式輸出結(jié)構(gòu)。具有較強(qiáng)的負(fù)載能力中間級是放大級，由中間級是放大級，由T2、R2和和R3組成，組成，T2的集電極的集電極C2和和發(fā)射極發(fā)射極E2可以分提供兩個(gè)相可以分提供兩個(gè)相位相反的電壓信號位相反的電壓信號2022-6-10TTLTTL與非門工作原理與非門工作原理 輸入端至少有一個(gè)接低輸入端至少有一個(gè)接低電平電平0 .3V3 .6V3 .6V1V3 .6

21、VT T1 1管管:A:A端發(fā)射結(jié)導(dǎo)通，端發(fā)射結(jié)導(dǎo)通，V Vb1b1 = V= VA A + V + Vbe1be1 = 1V = 1V，其它發(fā)射結(jié)均因反偏而截其它發(fā)射結(jié)均因反偏而截止止. .be4be3C2OHVVVV 5-0.7-0.7=3.6VV Vb1b1 =1V, =1V,所以所以T T2 2、T T5 5截止截止, , V VC2C2Vcc=5V, Vcc=5V, T T3 3：微飽和狀態(tài)。微飽和狀態(tài)。 T T4 4：放大狀態(tài)。放大狀態(tài)。電路輸出高電平為：電路輸出高電平為：5V2022-6-10 輸入端全為高電平輸入端全為高電平3 .6V3 .6V2.1V0 .3VT T1 1:V

22、:Vb1b1= V= Vbc1bc1+V+Vbe2be2+V+Vbe5 be5 = = 0.7V0.7V3 = 2.1V3 = 2.1V因此輸出為邏輯低電平因此輸出為邏輯低電平V VOLOL=0.3V=0.3V3 .6V發(fā)射結(jié)反偏而集電發(fā)射結(jié)反偏而集電極正偏正偏. .處于反向放大狀態(tài)處于反向放大狀態(tài)T T2 2：飽和狀態(tài)：飽和狀態(tài)T T3 3：V Vc2c2=V=Vces2ces2+Vbe51V+Vbe51V，使使T3T3導(dǎo)通，導(dǎo)通，V Ve3e3=V=Vc2c2-V-Vbe3be3=1-0.70.3V=1-0.70.3V，使使T4T4截止截止。T T5 5：飽和狀態(tài)，：飽和狀態(tài)，TTLTTL

23、與非門工作原理與非門工作原理 輸入端全為高電平輸入端全為高電平，輸出為低電平，輸出為低電平 輸入至少有一個(gè)為輸入至少有一個(gè)為低電平時(shí)，輸出為高低電平時(shí)，輸出為高電平電平由由此可見電路的輸此可見電路的輸出和輸入之間滿足出和輸入之間滿足與非邏輯關(guān)系與非邏輯關(guān)系A(chǔ)BCF T T1 1：反向放大狀態(tài)反向放大狀態(tài)T T2 2：飽和狀態(tài)：飽和狀態(tài)T T3 3：導(dǎo)通狀態(tài)：導(dǎo)通狀態(tài)T T4 4：截止?fàn)顟B(tài)：截止?fàn)顟B(tài)T T5 5：深飽和狀態(tài)：深飽和狀態(tài)T T2 2：截止?fàn)顟B(tài)：截止?fàn)顟B(tài)T T3 3：微飽和狀態(tài)：微飽和狀態(tài)T T4 4：放大狀態(tài)：放大狀態(tài)T T5 5：截止?fàn)顟B(tài)：截止?fàn)顟B(tài)TTLTTL與非門工作原理與非門

24、工作原理4.1.3 4.1.3 六管單元六管單元TTLTTL與非門與非門 從以上兩種與非門電路的電壓傳輸曲線(圖4.2)可以看出，當(dāng)0.55Vi1.25時(shí)，存在從B-C的過渡區(qū)，這主要是輸出管Q5的基極回路由電阻R3構(gòu)成，在Q2開始導(dǎo)通時(shí)，IE2并不是很大，IE2R3還不能是Q5完全導(dǎo)通，需要一段時(shí)間延遲，所以就出現(xiàn)曲線的B-C段。此現(xiàn)象的存在使電路的抗干擾能力下降。 為了解決上述問題，在圖4.5所示的六管單元與非門電路中，用RB,RC,Q6泄放網(wǎng)絡(luò)代替R3。RB的存在使Q6管比Q5管晚導(dǎo)通，所以Q2管的發(fā)射極電流IE2全部流入Q5管的基極，使Q2管和Q5管幾乎同時(shí)導(dǎo)通，從而改善了電壓傳輸特性

25、(見圖4.6)。圖 4.5 六管單元與非門電路Vi R12.8K R2760 R558 RB500Q1Q4Q5Q2VCC=5VV0R43.5kQ3Q6RC2503.53.02.51.50.51.02.00.51.52.53.5Vi/VV0/VVcc=5VTA=25圖 4.6 六管單元電壓傳輸特性取代R3的泄放回路 當(dāng)Q5導(dǎo)通且飽和后，Q6也逐漸導(dǎo)通進(jìn)入飽和，對Q5管進(jìn)行分流，使Q5管的飽和度變淺(所以這種電路又稱為淺飽和電路或抗飽和電路)。由于Q5管工作在淺飽和狀態(tài)，超量存儲電荷相應(yīng)減小，因而Q5退出飽和的速度得到提高。 在截止瞬態(tài)，由于Q6管的基極沒有泄放回路，完全靠自身的復(fù)合消除存儲電荷，

26、所以Q6管比Q5晚截止，使Q5管有一個(gè)很好的泄放回路而很快脫離飽和，提高了電路的速度。 可以看出，以泄放回路代替電阻R3，可明顯改善電路的電壓傳輸特性，提高了電路的抗干擾能力和工作速度。 另外，由于這種電路結(jié)構(gòu)對溫度變化和工藝上電流增益b的離散性都有一定的自調(diào)整作用,使得Q5管的飽和深度比較穩(wěn)定，所以也能改善電路的瞬態(tài)特性和負(fù)載能力的溫度特性，從而減少了工藝離散性對電路的影響。 由于六管單元與非門電路具有以上諸多優(yōu)點(diǎn)，所以被廣泛應(yīng)用。 在圖4.5所示的六管單元電路中，除Q4不是工作在飽和方式以外，其它5只晶體管均工作在飽和工作方式。TTLTTL與非門工作速度與非門工作速度存在問題：存在問題：T

27、TL門電路工作速度門電路工作速度相對于相對于MOSMOS較快，但由較快，但由于當(dāng)輸出為低電平時(shí)于當(dāng)輸出為低電平時(shí)T T5 5工作在深度飽和狀態(tài)，當(dāng)輸出工作在深度飽和狀態(tài)，當(dāng)輸出由低轉(zhuǎn)為高電平，由于在基區(qū)和集電區(qū)有存儲電荷不由低轉(zhuǎn)為高電平，由于在基區(qū)和集電區(qū)有存儲電荷不能馬上消散，而影響工作速度能馬上消散，而影響工作速度。改進(jìn)型改進(jìn)型TTLTTL與非門與非門 可能工作在飽和狀可能工作在飽和狀態(tài)下的晶體管態(tài)下的晶體管T1、T2、T3、T5都用帶有肖都用帶有肖特基 勢 壘 二 極 管 （特基 勢 壘 二 極 管 （SBD）的三極管代替）的三極管代替，以限制其飽和深度，以限制其飽和深度，提高工作速度，

28、提高工作速度2022-6-10n-epiP-SiP+P+Sn+Epn+Bn+-BLCB4.2 STTL4.2 STTL和和LSTTLLSTTL電路電路4.2.1 4.2.1 六管單元六管單元STTLSTTL與非門電路與非門電路 如果將六管單元中可能進(jìn)入飽和的晶體管全部用肖特基箝位晶體管(SCT)代替，可進(jìn)一步提高電路的工作速度。這就是六管單元STTL與非門電路。 圖4.7為采用SBD箝位晶體管的54S/74S系列六管單元與非門電路。由圖可見，與一般TTL不同之處是以SBD箝位晶體管代替了除Q4以外的所有晶體管，由于SBD的箝位作用，從而使這些管子脫離了的深飽和工作狀態(tài)(減少了超量存儲電荷) ，

29、電路速度得到進(jìn)一步提高。該電路的門延時(shí)tpd=3ns，功耗PD19mW(相對較大)，電路優(yōu)值約為60pJ。另外，采用SCT代替一般晶體管，其飽和壓降有所增加，輸出低電平增大。Vi R12.8K R2760 R558 RB500Q1Q4Q5Q2VCC=5VV0R43.5kQ3Q6圖 4.7 54 S/74 S(T3000) 系列 STTL 與非門RC2504.2.2 4.2.2 低功耗肖特基與非門電路低功耗肖特基與非門電路(LSTTL)(LSTTL) 由于STTL電路中R4的存在且比較小，使電路功耗較大，如果采用高阻值電阻和優(yōu)化的電路設(shè)計(jì)就可以有效降低功耗，實(shí)現(xiàn)低功耗的STTL電路，簡稱LSTT

30、L，電路如圖4.8所示。 LSTTL電路實(shí)現(xiàn)了高速和低功耗的良好結(jié)合，是目前TTL系列電路中具有最佳延時(shí)功耗積的系列。與STTL與非門電路的不同之處如下： 用SBD代替多發(fā)射極晶體管Q1作為輸入端； 將Q4管的基極泄放電阻R4由接地改為接輸出端V0，并加上肖特基勢壘二極管D5和D6。 Vi R120K R28K R5120 RB1.5KQ4Q5Q2VCC=5VV0R44kQ3Q5D1D2D3D4圖 4.8 54LS/74LS(T4000)系列TTL與非門電路D5D6RC3KDTL輸入方式LSTTLLSTTL電路的基本特點(diǎn)：電路的基本特點(diǎn)：1.采用高阻值電阻使功耗PD下降為標(biāo)準(zhǔn)TTL門電路的1/

31、5左右；2.用R1,D1,D2組成以SBD為輸入端的DTL電路。具有以下優(yōu)點(diǎn)：高電平時(shí)的輸入電流變??；由于SBD是多子器件，所以速度快；因?yàn)镾BD的擊穿電壓較高(1015V)，所以可將不用的輸入端直接接Vcc，而不用通過電阻接Vcc，使用方便。3.R4由接地改為接輸出端后，通過R4的電流變小，所以電路功耗下降；在高電平輸出時(shí)，IR4可成為輸出電流的一部分，提高了高電平輸出的負(fù)載能力。4.增加二極管D5、D6后，電路速度得到提高。D5的作用是在電路導(dǎo)通瞬間反抽Q4管基區(qū)的儲存電荷，使輸出電平迅速下降。D6的作用是降低高電平向低電平轉(zhuǎn)化時(shí)的傳輸時(shí)間，當(dāng)VC2下降比VOH快，且VOH-VC20.4V

32、時(shí)，D6導(dǎo)通，而通過D5,D6的電流又通過Q2放大去驅(qū)動Q5管，加速了Q5管的導(dǎo)通，提高了電路速度。5.采用離子注入、薄層外延等新技術(shù)和對通隔離、深N+集電極接觸等工藝，可減小器件的尺寸和寄生效應(yīng)，提高電路的速度和集成度。 LSTTL的不足之處是電路的閾值電壓VTH較低，使低電平噪聲容限下降。2OLOHTHVVV4.3 LSTTL4.3 LSTTL門電路的邏輯擴(kuò)展門電路的邏輯擴(kuò)展 在TTL電路中，與非門電路是大量生產(chǎn)和使用的門電路。但在實(shí)際應(yīng)用中往往需要的是各種門電路而不僅僅是與非門電路。為了解決實(shí)際應(yīng)用的需要，一方面在TTL與非門中增加擴(kuò)展器，用以增加輸入端(“與”擴(kuò)展器)和實(shí)現(xiàn)邏輯功能擴(kuò)展

33、(“與或”控制器)；另一方面生產(chǎn)其它邏輯功能的TTL門電路(如或非門、與或非門、與門、或門、異或門等)。同一種門又可按輸出結(jié)構(gòu)不同而分為基本門、集電極開路(OC)門，三態(tài)3S(third state logic gate)門等，一般這些電路都是按系配套的。以下僅介紹OC門4.3.1 OC4.3.1 OC門門 標(biāo)準(zhǔn)系列的TTL與非門不能直接連接在一起(如圖4.9(a)所示)實(shí)施“線與”，因?yàn)榇藭r(shí)兩個(gè)輸出高電平的與非門(G1,G2)的輸出電流一起灌進(jìn)了輸出低電平的與非門G3的輸出管Q5(見圖4.8)，這樣，一方面過量電流會燒壞Q5管，另一方面會使G1,G2門的輸出高電平下降，G3門的輸出低電平上升

34、，甚至造成邏輯混亂。所以標(biāo)準(zhǔn)系列的圖騰柱輸出限制了它的“線與”功能，而采用OC門結(jié)構(gòu)就可以解決以上存在的問題。 &G1BA &G2DC &G3FEVOLVOHVOHIOLYVcc(a) 一般與非門 &BA &DC &FEVOLVOHVOHIOLYVcc(b) OC與非門圖 4.9 與非門的線與使用 OC門結(jié)構(gòu)是把標(biāo)準(zhǔn)系列與非門中的高電平輸出驅(qū)動級去掉，直接由輸出管Q5的集電極輸出，其電路和邏輯符號如圖4.10所示。17K8KQ5Q2VCCAB圖 4.10 OC門YYAB& 由圖4.9和4.10可以看出，當(dāng)任何一個(gè)或全部門的輸出管Q5飽和時(shí)

35、，輸出電平被下拉為低電平，得到高電平的惟一方法是所有門的輸出管Q5都截止。所以“線與”是指各個(gè)OC門輸出端相“與”，而不是全部OC門各輸入端的相“與”。 多個(gè)OC門可以掛在同一根總線上進(jìn)行數(shù)據(jù)傳輸，當(dāng)某個(gè)OC門的控制電平A(或B)為低電平時(shí)，該OC門的輸出管Q5才處于截止?fàn)顟B(tài)，不傳輸數(shù)據(jù)，相當(dāng)于此級對母線不其作用，僅當(dāng)控制電平為高電平時(shí)，才將本級輸入信號發(fā)送至總線上。 OC門與一般與非門相比，由于缺乏Q3、Q4輸出驅(qū)動，所以電路速度慢，負(fù)載能力差。4.5 4.5 中大規(guī)模集成電路中的簡化中大規(guī)模集成電路中的簡化邏輯門邏輯門4.5.1 4.5.1 簡化邏輯門簡化邏輯門 中大規(guī)模集成電路中的邏輯門

36、可分為三類：輸入門、內(nèi)部門和輸出門。 輸入門與輸入端直接相連，所以會受外部電路的直接干擾，輸入門的輸出與內(nèi)部相連，所以負(fù)載是固定的，受到的干擾也較小，所以對輸入門的要求是輸入阻抗要高，抗干擾能力要強(qiáng)。 輸出門與輸出端相連，直接驅(qū)動外部負(fù)載，所以要求輸出門的負(fù)載能力要強(qiáng)。 內(nèi)部門的特點(diǎn)是數(shù)量大、功耗低、電路簡單。由于內(nèi)部門不與外部直接相連，所以不受外部干擾，因而允許噪聲容限低。另外內(nèi)部門的負(fù)載數(shù)少、且固定，所以輸出驅(qū)動電路可以簡化。不需要高電平輸出管(達(dá)林頓管)和低電平輸出管Q5，而把分相管Q2兼作輸出級。其電路如圖4.16和4.17所示。R1R2Q2Q1VCCV0Vi1VinR1R2Q2Q1V

37、CCV0Vi1VinD(a) 低閾值(b) 高閾值圖 4.16 兩管單元簡化與非門R1R2Q2Q1VCCV0Vi1VinIF R31KQ5I0LIB5C2圖 4.17 三管單元與非門4.5.2 4.5.2 單管邏輯門單管邏輯門 在中、大規(guī)模集成電路中，除了各種簡化門外，也常用單個(gè)晶體管來組成邏輯門，常用的有單管禁止門、單管串接與非門等。特點(diǎn)是電路簡單，邏輯功能強(qiáng)、功耗低，但負(fù)載能力差，互連不當(dāng)會造成邏輯錯誤。1.1.單管禁止門單管禁止門 電路簡單(只用一個(gè)晶體管)，如圖4.18所示，基極A和發(fā)射極B作為輸入端，集電極Y作為輸出端。當(dāng)B=1時(shí)，禁止基極的信號傳到集電極，而當(dāng)A=0時(shí)，禁止發(fā)射極信

38、號傳到集電極，所以時(shí)一種禁止門。只有當(dāng)A=1,B=0時(shí)，輸出才為低電平，其邏輯關(guān)系為： (4.3) (4.2) BA YBAYQVccYBARLAB&Y(a) 電路圖(b)邏輯符號圖 4.18 單管禁止門2.2.單管串接與非門單管串接與非門 圖4.19是單管串接與非門的電路及邏輯符號，由圖可見，它是一個(gè)多發(fā)射極晶體管，A,B,C為輸入端，Y為輸出端。邏輯關(guān)系為：(4.4) )( CBACBAYQVccYBARL(a) 電路圖(b)邏輯符號圖 4.19 單管串接與非門CAB&YC&3. 3. 單管邏輯門的邏輯擴(kuò)展單管邏輯門的邏輯擴(kuò)展(1) 由單管禁止門組成簡化異或非門 如

39、果把兩個(gè)單管禁止門的基極、發(fā)射極交叉互連，其集電極“線與”作為輸出(圖4.20所示)，就構(gòu)成了簡化異或非門。邏輯關(guān)系為：(4.5) BABABABA BAY&Y=A BBAVccR1QQBAY4.20 簡化異或非門的線路圖和邏輯圖在圖4.20所示電路的輸出端再加一級非門，就構(gòu)成了簡化異或門，如圖4.21所示。邏輯關(guān)系為： BAFVccR1Q1Q1BAR3Q2Q3FDR2圖4.21 簡化異或門(2) 兩個(gè)單管禁止門的發(fā)射極并聯(lián)，可替代三個(gè)與非門，如圖4.22所示。OPFFAA(a)&FFOPAA(b)圖 4.22 兩個(gè)單管禁止門發(fā)射極并聯(lián)及其邏輯圖(3) 將幾個(gè)單管串接與非門的三個(gè)端點(diǎn)作不同連接時(shí)，可構(gòu)成許多邏輯關(guān)系。 第一級的集電極和第二級的基極串接，如圖4.23所示。其邏輯關(guān)系為： (4.6) 2211BABAYA2B2B1A1Q2Q1YVccRLR1(a)&A1B1A2B2Y(b)圖 4.23 兩