硬件工程師面試試題

1、硬件工程師面試試題硬件工程師面試試題 4 K* e* d$ & a# r0 d  L; Q1 q$ P. i7 D- y) B7 X模擬電路 % i5 $ ' t* A8 1、基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子） 7 Z& a% X, e. N; H% t3 & R2、平板電容公式(C=S/4kd)。（未知） : C2 V" S7 u( O0 d6 y3、最基本的如三極管曲線特性。（未知） ; # ?( $ H. 8 4 G" z( f- B4 I4、描述反饋電路的概念，列舉他們的應(yīng)用。（仕蘭微電子） " s

2、1 ( O2 N" J9 _! i- t+ G. C' l5、負(fù)反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負(fù)反 饋的優(yōu)點(diǎn)（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非 線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用）（未知） . 9 X& Q/ j# v* s$ 7 Q. u6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法？（仕蘭微電子） : j4 L: s- F0 n. u$ x6 E7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個(gè)方法。（未知） 6 P& i. X7 i# a- w* A( o-

3、x2 Y8、給出一個(gè)查分運(yùn)放，如何相位補(bǔ)償，并畫補(bǔ)償后的波特圖。（凹凸） - b: f! T6 : n. c" b0 m$ s9、基本放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器），優(yōu)缺 點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因。（未知） & ! L$ Z) G' . K10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未知） % 4 E3 O7 Q* Y0 I11、畫差放的兩個(gè)輸入管。（凹凸） + H/ f! K4 A( e7 Z7 M& 12、畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫出一個(gè)晶體管級(jí)的 運(yùn)放電路

4、。（仕蘭微電子） 7 q0 2 L, 6 n. e+ y13、用運(yùn)算放大器組成一個(gè)10倍的放大器。（未知） 3 b7 Y2 Q# s- d* r6 Q; O14、給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性（就是個(gè)積分電路），并求輸出端某點(diǎn) 的  rise/fall時(shí)間。(Infineon筆試試題) , Q5 R' . M- R; z15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電 壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾 波器。當(dāng)RC<<T時(shí)，給出輸入電壓波形圖，繪制兩種電路的輸出波形

5、圖。（未知） . h) ; m. Z& H) 16、有源濾波器和無(wú)源濾波器的原理及區(qū)別?（新太硬件） 2 j3 a) E  V. B. Q- L. m# y17、有一時(shí)域信號(hào)S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當(dāng)其通過(guò)低通、 帶通、高通濾波器后的信號(hào)表示方式。（未知） % r7 d- N3 ! 7 N" 7 k! o; g18、選擇電阻時(shí)要考慮什么？（東信筆試題） 9 p8 8 |0 x) |19、在CMOS電路中，要有一個(gè)單管作為開關(guān)管精確傳遞模擬低電平，這個(gè)單管你會(huì)用P管 還是N管，為什么？（仕

6、蘭微電子） ' D& R: n2 B& ?' k20、給出多個(gè)mos管組成的電路求5個(gè)點(diǎn)的電壓。(Infineon筆試試題) % A  t! V$ I: K* t4 B21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請(qǐng)畫出你知道的線路結(jié)構(gòu)，簡(jiǎn)單描述 其優(yōu)缺點(diǎn)。（仕蘭微電子） * # G# A" k0 s& d" y7 g8 D22、畫電流偏置的產(chǎn)生電路，并解釋。（凹凸） + l' K5 g7 |+ & h" b+ , U. i23、史密斯特電路,求回差電壓。（華為面試題） 0 B2 W.

7、V# y; x' r3 m8 24、晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機(jī)的,12分之一周期.)  （華為面試題） ( c/ * T4 d& w2 j/ d25、LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫出其原理圖。（仕蘭微電子） ! A1 - Q" q* v, E" k26、VCO是什么,什么參數(shù)(壓控振蕩器?) （華為面試題） ( f2 5 k/ N2 a6 z; z/ c" 5 Y7 J( W6 C27、鎖相環(huán)有哪幾部分組成？（仕蘭微電子） ; _7 w. J- C1 p( b1 z% l28、鎖相環(huán)電

8、路組成，振蕩器（比如用D觸發(fā)器如何搭）。（未知）   E3 + g. r" G1 a; j' o' U' 29、求鎖相環(huán)的輸出頻率，給了一個(gè)鎖相環(huán)的結(jié)構(gòu)圖。（未知） 9 * U& F9 $ V% p( y. w30、如果公司做高頻電子的，可能還要RF知識(shí)，調(diào)頻，鑒頻鑒相之類，不一一列舉。（未知） ! T6 H+ Q: d0 y: _4 A# O! l31、一電源和一段傳輸線相連（長(zhǎng)度為L(zhǎng),傳輸時(shí)間為T），畫出終端處波形，考慮傳輸線 無(wú)損耗。給出電源電壓波形圖，要求繪制終端波形圖。（未知） ( S$ k5 S* n$ h) 32、微波

9、電路的匹配電阻。（未知） - X0 W1 h+ 8 V, / ( l2 33、DAC和ADC的實(shí)現(xiàn)各有哪些方法？（仕蘭微電子） 8 u: b! X1 ?1 K* R. g34、A/D電路組成、工作原理。（未知） ' M  G7 q7 d7 y- o5 t35、實(shí)際工作所需要的一些技術(shù)知識(shí)(面試容易問(wèn)到)。如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運(yùn)放，布版圖注意的地方等等,一般會(huì)針對(duì)簡(jiǎn)歷上你所寫做過(guò)的東西具體問(wèn)，肯定會(huì)問(wèn)得很細(xì)（所以別把什么都寫上，精通之類的詞也別用太多了），這個(gè)東西各個(gè)人就 不一樣了，不好說(shuō)什么了。（未知） 3 Z$ f, C2 Y3 d0 L) M-

10、 a! G  M: 5 k7 _ . c7 m, r* r7 i4 m/ C4 l* O                      數(shù)字電路 5 n7 b9 o# x. ; O% 9 H1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子） ;   e& U  _; R3 y" ?0 V& w2、什么是同步邏輯和異步邏輯？（漢王筆試） 9 x% v5 d$ 1 M3 '

11、; Q: 2 F$ V2 f# b! y同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。 # P% Q' C; R  ) E6 W( J' ?8 M3、什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試） ' K8 N* Q6 |# # r7 o9 z. 線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來(lái)實(shí)現(xiàn)，由于不用 oc門可能使灌電流過(guò)大，而燒壞邏輯門。 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。 ) ?8 D) G( c' I# c) B: b0 O4、什么是Set

12、up 和Holdup時(shí)間？（漢王筆試） # J& L; Y5 i# v4 w7 W: 5、setup和holdup時(shí)間,區(qū)別.（南山之橋） 4 d* 8 ?; A) y$ w0 m4 6、解釋setup time和hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。（未知） , c; n) ; B! F2 t3 b% S- 7、解釋setup和hold time violation，畫圖說(shuō)明，并說(shuō)明解決辦法。（威盛VIA  ' X' ' N. J4 w) u. c9 v. L6 U7 Q: K) PSetup/hold time 是測(cè)試芯片對(duì)輸

13、入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā) 器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。 保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 % B0 v! j0 " P% ?: G建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信 號(hào)需要保持不變的時(shí)

14、間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn) metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí) 間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。 ! P4 i; p! 6 U8 Z) Q4 E8、說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。（仕蘭微 電子） - d3 u9 ' A, c! Y$ V+ y9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） - ! A* k" H* H/ i+ % , R在組合邏輯中，

15、由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。 # c. S6 E* 7 i* Q6 K10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試） 6 |. E& Z" F7 u" D常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上

16、拉電阻接到5V或者12V。 ' f+ u9 B6 _* o' j) F+ C3 F11、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試） 8 o; b9 5 S% ) ; b* ?1 D亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞 & W$ e% J' S' U( l穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平 + Y; A8 o6 l  p. B; C2 N上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú) ) D0 X" E+ 8 s用的輸

17、出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。 - y* 1 m: I. |' 12、IC設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別。（南山之橋） 0 o9 ' E8 + : p: A: ) _* G0 W13、MOORE 與 MEELEY狀態(tài)機(jī)的特征。（南山之橋） 4 L1 N8 u% j: b2 a3 z14、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域。（南山之橋） ! M1 u9 F# C. k: 15、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試） - o* g5 E% + g6 h2 ( ?1 E+ gDelay < period -

18、setup hold 6 q6 J" |! N6 V, P7 v16、時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間最大為T1max，最小為T1min。組合邏輯電路最大延 0 O$ t' W" d3 ?8 g遲為T2max,最小為T2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。（華 1 y# N1 C, u8 M為） " : a5 g% c; w, c17、給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫出決 # C* y4 _( g( j& c# q3 5 H+ A" m

19、. V" x8 + : ?! w' M9 Z! a6 u1 p/ R# G) l* X& j19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào) 如何改善timing。（威盛VIA  & R9 y. l: ?6 N) C1 ?! C0 8 S9 Q* E! y' H% 8 M20、給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入， 9 . f/ X( d( f5 L; S使得輸出依賴于關(guān)鍵路徑。（未知） / z* S: S& : F1 Z! N21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā)

20、器有幾種（區(qū)別，優(yōu) 0 B1 + I6 o+ G( S點(diǎn)），全加器等等。（未知） 4 p4 ! c( H4 M3 * x. N  i1 I- k" I1 n3 F! O  x/ J* G23、化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） ( t7 c! y7 h+ W# X24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- 4 x( i1 H! R1 c) w: e0 W4 J"

21、 k& well process.Plot its transfer curve (Vout-Vin) And also explain the  2 X5 S$ a3 z9 x0 i: M8 O" T( p# operation region of PMOS and NMOS for each segment of the transfer curve? （威 7 l2 T" n1 u/ y" W+ F( " C, ?+ S  d8 B+ K7 _. I( . a+ ?3 B  M&a

22、mp; L2 q6 d7 ?25、To design a CMOS invertor with balance rise and fall time,please define  ! N& P! Y5 m; s. Rthe ration of channel width of PMOS and NMOS and explain? : m; L( Q( A+ $ i: x2 Z* U26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大？（仕蘭微電子） 6 F4 A8 Y. W. l( F3 v8 W27、用mos管搭出一個(gè)二輸入與非門。（揚(yáng)智電子筆試） / 9

23、 j  V% W$ Z. i  D28、please draw the transistor level schematic of a cmos 2 input AND gate and  2 O" H& t7 n  G; * g* J) Xexplain which input has faster response for output rising edge.(less delay  9 : y- _. c6 8 r; h' . ! j/ V  

24、;?2 9 L/ S$ r7 p. E( p29、畫出NOT,NAND,NOR的符號(hào)，真值表，還有transistor level的電路。（Infineon筆 / t2 ' / o/ O: B# S  c* 試）  , a* P. e: 5 z2 6 ?6 M; |6 Q% K9 9 |1 M0 2 w31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。（飛利浦大唐筆試） $ l# B' o; % s# Y32、畫出Y=A*B+C的cmos電路圖。（科廣試題） / n* J, m1 8 c" - F2 k, 3 v33、用邏輯們和cm

25、os電路實(shí)現(xiàn)ab+cd。（飛利浦大唐筆試） 5 # i- S; 4 I% P  B$ I34、畫出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。（仕蘭微電子） / I# S  1 l6 C6 Q) E5 H35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz。（未知） & M  R. H# o0 i4 u1 X. ! E36、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化 . |/ Q' B* A% r2 p9 k. i& U2 Y) G- 簡(jiǎn)）。 / ?

26、( u% , c, * 0 _: ?37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。 / f6 u+ & j, p9 k（Infineon筆試） ; n5 T$ _+ g# W6 h7 B: |38、為了實(shí)現(xiàn)邏輯（A XOR B）OR （C AND D），請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什 - Q, ?# O% c/ _+ O$ J! r: b么？1）INV   2）AND   3）OR   4）NAND   5）NOR   6）XOR 

27、; 答案：NAND（未知） , # h9 S) F$ P9 I  S" m5 h: V8 C39、用與非門等設(shè)計(jì)全加法器。（華為） ! L+ E% 9 d4 s. B$ 40、給出兩個(gè)門電路讓你分析異同。（華為） & H5 n  f4 I% G  t3 W3 X41、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為（仕蘭微電子） 7 z! y: j2 E6 e+ w42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個(gè)數(shù)比0 : 3 x: ?1 y2 * n; j 

28、; " ) B% a" q多，那么F輸出為1，否則F為0），用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制。（未知） ! n6 K1 C- C; v. " Q43、用波形表示D觸發(fā)器的功能。（揚(yáng)智電子筆試） $ T3 M6 r) n  u2 o+ c5 P44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。（揚(yáng)智電子筆試） - M+ o+ a+ c0 q* j3 N$ D4 T: K. ' N& j; i* C! A6 L46、畫出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之。（威盛）   C: . h+ g7 , I0 47、畫出

29、一種CMOS的D鎖存器的電路圖和版圖。（未知）   Y2 H% X; s$ X! ?4 Z; O: a48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試） . M1 A% D* 4 h49、簡(jiǎn)述latch和filp-flop的異同。（未知） 7 E5 c3 M  S* g; 50、LATCH和DFF的概念和區(qū)別。（未知） 4 Q5 t! C: f5 b! e51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的。 ) x) R% L9 y) R（南山之橋） ! H( ; Z* a& d9 F1 y5

30、2、用D觸發(fā)器做個(gè)二分顰的電路.又問(wèn)什么是狀態(tài)圖。（華為） 2 C# c% % u& y4 A$ W$ Z6 i53、請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？（漢王筆試） + y6 P2 I/ M) m. |! y* * B5 x54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） " H. O; a0 v' k/ |55、How many flip-flop circuits are needed to divide by 16?  (Intel) 16分頻？ , ! O6 p& " x8 a9 I56、用filp-flo

31、p和logic-gate設(shè)計(jì)一個(gè)1位加法器，輸入carryin和current-stage，輸出 7 |( U$ J, |! s% d- $ * k2 ucarryout和next-stage. （未知） ! E2 B  f- h/ W4 b! J: G. b57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。（華為） ! 0 V. |; s# b) # + ?/ e58、實(shí)現(xiàn)N位Johnson Counter,N=5。（南山之橋） , v0 |) F( _3 m% a  g9 U" C* J) X/ m59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)

32、器，15進(jìn)制的呢？（仕蘭 9 t, Y* k; z  X- I% G% M8 l微電子） & G  n0 I) r; O' 60、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn)Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器。（未知） 7 Y9 Y# L; r* y# # c5 Z; X, C* q& N61、BLOCKING NONBLOCKING 賦值的區(qū)別。（南山之橋） 2 a: x$ Q# R+ c8 z) X+ v. L62、寫異步D觸發(fā)器的verilog module。（揚(yáng)智電子筆試） # j# _+ M/ K5 Wmodule dff8(clk , r

33、eset, d, q); ' p" _: y. j, J! G& k, input        clk; ( J( k" L. t9 " input        reset; * K# & f6 u) ?& r* . . Z: jinput  7:0 d; + n+ b' V' f  aoutput 7:0 q; . E: 8 T, X' c/ Z

34、" R. m! z! ireg   7:0 q; 1 J+ w. X, E! 4 I$ & F8 l9 y5 lalways (posedge clk or posedge reset) / C' E4 ) 4 x- y4 Y   if(reset)   + A" x% |$ l- t0      q <= 0; - b, O! F0 : z& _! W   else : i9 / a5 |+ s( M. f  &#

35、160;  q <= d; ; W" i; R3 ! o! endmodule ( s) W" b8 i  a) ?, b9 ; W9 X% X63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述？ （漢王筆試） & X5 X. R4 L2 t' zmodule divide2( clk , clk_o, reset); 5 g* Z1 O4 _' Q% |7 b3 s" W   input     clk , reset; ) l; l5

36、 $ X8 _2 O( i6 k   output   clk_o; 2 L* 9 A& i6 z( X& G$ h0 Y   wire in;  . Y+ l$ w. g2 F& K0 Z( n0 mreg out ; 1 b7 b0 g9 k& J5 y   always ( posedge clk or posedge reset) ' F9 T7 e: ! c4 b& n( A6 l     if (

37、 reset) 5 r' M2 U/ E" P4 Z% d       out <= 0; : V1 X7 l$ J' b0 Y7 O+ Q         else * ! g/ o' N% P& n           out <= in; 5 ?8 n$ V' x  z& Z4 W/ M% _& T  &

38、#160;    assign in = out; $ B* c" 3 G8 A# z;        assign clk_o = out; " y9   I3 J0 j8 p* I( u     endmodule 3 % J, X- A; 9 z64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：a) 你所知道的可編程邏輯器 ' R' a* p  E6 D件有哪些？ b) 試用VHDL或VERILOG、ABLE描

39、述8位D觸發(fā)器邏輯。（漢王筆試） ) l$ z* % R" H  wPAL，PLD，CPLD，F(xiàn)PGA。 ) u! b% M( % D# j3 p! D7 S* Tmodule dff8(clk , reset, d, q); + s& F" ?; R& O: n# $ Winput        clk; ; m7 2 w7 e% r+ E: Jinput        reset; & o6 _' 9

40、 k. S/ p4 input   d; 0 D* ?5 g1 g- w$ woutput  q;   B; e. L3 E1 d. o' B# v) wreg q; - _' h/ ; Y- H, r6 S5 ; Zalways (posedge clk or posedge reset) , j4 L* ' Y- x4 6 H/ y   if(reset) , w- u: K  P* Z     q <= 0; ! r*

41、e# D/ P# k# L   else 7 O2 8 N' T5 u6 P- e4 K     q <= d; / H2 V, L' * g$ N, W" Sendmodule / w* g, W- K% D8 W; B! T65、請(qǐng)用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子） / w8 k2 h, u. u) s8 - z, N66、用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。（未知） - h: ! h; 4 g3 l+ u6 S+ k# L67、用VERILOG或VHDL寫

42、一段代碼，實(shí)現(xiàn)消除一個(gè)glitch。（未知）   h- v5 K% Q9 l5 X68、一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)（不過(guò)這個(gè)狀態(tài)機(jī)畫的實(shí)在比較差，很容易誤解 ' w$ K8 i8 B+ / S: s# y& u  l" l) a9 T69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。（仕蘭微電子） 5 b/ C; V  J! V3 i( l; r! ?70、畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢。（揚(yáng)智電子筆試） & a/ p. 5 Y# l. D8 F2 f5 u! v71、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)

43、系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢 $ r. N( c) z  o4 E數(shù)。       （1）畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì) ' c, 8 U3 I: j5 o" U- j* |的要求。（未知） 3 Z5 d: S  d! Y! V* a5 r$ F* r8 F( u72、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1） 8 Y7 o9 e$ U3   L5 Z& z2

44、6 n* P$ W畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求；（3）設(shè)計(jì) 5 y4 r9 p7 / W: K7 工程中可使用的工具及設(shè)計(jì)大致過(guò)程。（未知） 1 |0 D; A3 j7 l; % Z' z/ U: D73、畫出可以檢測(cè)10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之。（威盛） 2 n) 2 T8 N% C! L8 v: L74、用FSM實(shí)現(xiàn)101101的序列檢測(cè)模塊。（南山之橋） 1 h, X/ I( & Y) Ma為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。 2 $ s+ z. a. o, X'

45、; c+ ) b, q5 I9 H( Z  P% M.   0 J7 p$ g6 S7 j: g    請(qǐng)畫出state machine；請(qǐng)用RTL描述其state machine。（未知） 1 j# w8 o, P  g+ r4 v9 A# W+ u75、用verilog/vddl檢測(cè)stream中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫）。（飛利浦大唐 6 _& 3 H& * 5 Z( O筆試） 4 P+ U# J  q* E) p# G7 v76、用verilog/vhdl寫一個(gè)fi

46、fo控制器(包括空，滿，半滿信號(hào))。（飛利浦大唐筆試） $ m% I; T4 H- n& Q77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x 2 T2 ) Z# R4 U9 |( H6 _5 6 K為4位二進(jìn)制整數(shù)輸入信號(hào)。y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為35v假 3 |) r& F8 M" N! x4 K. e3 h設(shè)公司接到該項(xiàng)目后，交由你來(lái)負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品的設(shè)計(jì)全程。（仕蘭微 # ! M/ A3 Y1 m) r& ) w電子） - ?, x/ N3 " b9 L1 l4 t78

47、、sram，falsh memory，及dram的區(qū)別？（新太硬件面試） + I! y) : ; 79、給出單管DRAM的原理圖(西電版數(shù)字電子技術(shù)基礎(chǔ)作者楊頌華、馮毛官205頁(yè)圖9   o1 F$ M# X1 : B: j14b)，問(wèn)你有什么辦法提高refresh time，總共有5個(gè)問(wèn)題，記不起來(lái)了。（降低溫 2 O( O- o9 V  o, w度，增大電容存儲(chǔ)容量）（Infineon筆試） 4 d1 Y( P- o) # U) T80、Please draw schematic of a common SRAM cell with 6 transi

48、stors,point out  7 $ 8 N# r5 i8 f# d! D$ Bwhich nodes can store data and which node is word line control? （威盛筆試題 * Q! k6 E/ L8 Y! E/ w5 e) N$ |- 2 q3 r3 t) b81、名詞:sram,ssram,sdram , |  |7 Y4 s2 d) Q) S名詞IRQ,BIOS,USB,VHDL,SDR ) o! x' s) u" zIRQ:   Interrupt ReQu

49、est 5 n" ?+ H' |, r9 i2 iBIOS:  Basic Input Output System 6 Z" f! _; _  T; X7 F8 _USB:  Universal Serial Bus * : c0 ) ( i0 v, SVHDL: VHIC Hardware Description Language 9 a6 D+ i# T6 1 p( G6 jSDR:  Single Data Rate $ B/ / 3 1 c, c* S! 壓控振蕩器的英文縮寫(V

50、CO)。 ! 0 T+ U0 |( w# Y! W5 B動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(DRAM)。 ! f7 Y4 p$ C- l2 h6 u7 y$ M$ 名詞解釋，無(wú)聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline、 + L# ' r& r/ e0 + CIRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，F(xiàn)IR IIR DFT(離散 . K8 P* ?* |2 N8 n: j* |5 Q傅立葉變換)或者是中文的，比如：a.量化誤差  b.直方圖  c.白平衡&

51、#160; , Y. ( x' Q( 4 o9 L2 p# X# C( / y* n/ B- z( H9 u7 q  s_ / z; P2 b) d1 # g8 b9 U                        IC設(shè)計(jì)基礎(chǔ)（流程、工藝、版圖、器件） 8 _3 P  A3 a* B$ m- |1 N1、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電

52、路 ! n% r3 / y* G0 o0 相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA % s. I2 _& 0 9 t+ W+ r( _1 X/ C等的概念）。（仕蘭微面試題目） + $ k/ D% o: A5 |. N- r2、FPGA和ASIC的概念，他們的區(qū)別。（未知） + u+ K6 S; O2 S/ z; U; d. P答案：FPGA是可編程ASIC。 7 n" Q: b+ + e. c9 S/ DASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一 + W0 K1 j1 w

53、" : Y- y6 f個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 & V0 k3 Y* 2 P門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì) 1 b( S4 Y4 q3 c8 K* L! 制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn) + u8 Y& J  d% E  C& s) 1 U3、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目） 8 f) Z& D, a1 z; H3

54、 7 P  O4、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？（仕蘭微面試題目） 2 7 P9 V0 r% ?7 o% Z6 z- 5、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。（仕蘭微面試題目）   l: _: / S: q4 ; V( y8 N6、簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程。（仕蘭微面試題目） 9 X4 H9 w, c+ e8 b# S7、IC設(shè)計(jì)前端到后端的流程和eda工具。（未知） + B1 ) ?% H0 M8、從RTL synthesis到tape out之間的設(shè)計(jì)flow,并列出其中各步使用的tool.（未知） # U5 Y& j3 L

55、7 C7 D4 x& J- I# |" |! |4 G! v9 - h+ z10、寫出asic前期設(shè)計(jì)的流程和相應(yīng)的工具。（威盛） & W$ % k% " a3 P2 e1 A1 H5 c11、集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。（揚(yáng)智電子筆試） ) B+ c7 Z9 f5 U2 X; p3 N" H先介紹下IC開發(fā)流程： : ' 5 e9 e" K, m: E1 Q+ s1.）代碼輸入（design input) - r6 F& H% k* C9 _; y用vhdl或者是verilog語(yǔ)言來(lái)完成器件的功能描述，生成hd

56、l代碼 & n, O3 c- z; . ?( I2 C) z/ N語(yǔ)言輸入工具：SUMMIT   VISUALHDL 9 x6 Z7 / D3             MENTOR   RENIOR ; 0 * f* M8 j2 _2 S% x$ o$ J圖形輸入:    composer(cadence);  & v% H, d' R6 l' u      

57、60;     viewlogic (viewdraw) # p1 E, G: M' V" C. k4 A% W) k2.）電路仿真（circuit simulation) , i# K( b+ / X7 m5 Z. Y  |將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確 1 x% J4 D( + w( w( U$ * t5 Y數(shù)字電路仿真工具： % ' Q0 , l; I1 r3 l2 w2 4 K8 L1 i    Verolog：  CADENCE  

58、0;  Verolig-XL $ T. 6 o( ! g! j               SYNOPSYS    VCS & / N' % X$ ) L               MENTOR      Modle-sim ) k! q9 ! G0 v     

59、;VHDL :    CADENCE     NC-vhdl / X; 1 k0 s! V! u+ o* Q               SYNOPSYS    VSS 9   W, i/ 5 ' g/ 1 C               MENTOR    

60、 Modle-sim %   E' H2 9 U: K模擬電路仿真工具： & P; u5 & p3 Z# x  m! x" M               *ANTI HSpice pspice，spectre micro microwave:    eesoft : hp + j4 , G8 z3 ( z' Q3.）邏輯綜合（synthesis tools) 5 L1 N6 A% N

61、3 M3 s  H邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門級(jí)電路；將初級(jí)仿真 中所沒有考慮的門沿（gates delay）反標(biāo)到生成的門級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再 仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。 + g8 C2 V) - ?! p# f+ ! V2 A12、請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程？（仕蘭微面試題目） 9 D5 J3 H: z7 Z! 13、是否接觸過(guò)自動(dòng)布局布線？請(qǐng)說(shuō)出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元 素？（仕蘭微面試題目） ! S! % M% T6 F' m9 ?) X* e8 a14、描述你對(duì)集成電路工藝的

62、認(rèn)識(shí)。（仕蘭微面試題目） + W' E  k2 b* A" r3 V8 F% j3 p  C15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面試題 目） $ K& s8 Y( 3 A3 : K/ $ u  L16、請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀。（仕蘭微面試題目） / : i, 2 C! h+ x17、半導(dǎo)體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目） . |  ) n7 d' , L* N18、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過(guò)程及最后的結(jié)果？（仕蘭微

63、面試題目）   c- R$ N/ T* ?8 N19、解釋latch-up現(xiàn)象和Antenna effect和其預(yù)防措施.（未知） ) 6 a5 R( 2 k* W* |4 t& T8 S20、什么叫Latchup?（科廣試題） 5 a3 l+ D8 _$ w0 I3 Z4 C; N21、什么叫窄溝效應(yīng)? （科廣試題） 0 G9 k8 $ f9 T# d" 22、什么是NMOS、PMOS、CMOS？什么是增強(qiáng)型、耗盡型？什么是PNP、NPN？他們有什么差 " q/ B7 u% P( r- 別？（仕蘭微面試題目） + m& d+ J5 N9

64、 / g& ?; K6 L$ P' m% G$ g23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微   P2 V9 ' ?2 o# ! b8 _9 Y  P面試題目） : Z0 Q+ I- 9 L4 r; P  A% c! i24、畫出CMOS晶體管的CROSS-OVER圖（應(yīng)該是縱剖面圖），給出所有可能的傳輸特性和轉(zhuǎn) 0 l! i+ ?3 R9 F  q: V& K) X移特性。（Infineon筆試試題） + q+ K/ c; '

65、C" _5 s0 z* c/ v25、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。（科廣試題） ' / Z1 % c7 s4 R9 j26、Please explain how we describe the resistance in semiconductor. Compare  6 I2 i. X5 r. R3 _, p% nthe resistance of a metal,poly and diffusion in tranditional CMOS process.（威 " z- + / e, r- |

66、& w3 g% k7 G$ g" O# z' L; r% ! t. n$ ?1 R6 B27、說(shuō)明mos一半工作在什么區(qū)。（凹凸的題目和面試） 5 E1 . S5 m' M28、畫p-bulk 的nmos截面圖。（凹凸的題目和面試） & N  Z6 v8 i8 7 V( O/ ' P29、寫schematic note（？）， 越多越好。（凹凸的題目和面試） $ X( X7 v6 v% * z4 Y  k30、寄生效應(yīng)在ic設(shè)計(jì)中怎樣加以克服和利用。（未知） 7 j1 p9 c0 C' _# Y3

67、1、太底層的MOS管物理特性感覺一般不大會(huì)作為筆試面試題，因?yàn)槿俏㈦娮游锢恚?( E" A( m/ , y+ , N: F式推導(dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究。IC設(shè)計(jì)的話需要熟悉的軟件: Cadence,  * . E$ Q1 G! G# |- d- g1 U) JSynopsys, Avant，UNIX當(dāng)然也要大概會(huì)操作。 8 % V3 m) D% a  U+ x2 e0 Y! D32、unix 命令cp -r, rm,uname。（揚(yáng)智電子筆試） ! g- X: l" x; 6 R( 7 * O) E_ ) i3 % q* 1 p                          單片機(jī)、MCU、計(jì)算機(jī)原理 % X2 c$ J7 Z0 U6 Z  q+ |4 m! o: s1、簡(jiǎn)單描述一個(gè)單片機(jī)系統(tǒng)的主要組成模塊，并說(shuō)明各模塊之間的數(shù)據(jù)流流向和控制流 0