基于FPGA的DDS波形發(fā)生器的設(shè)計論文

1、哈爾濱工業(yè)大學華德應(yīng)用技術(shù)學院畢業(yè)設(shè)計（論文）摘 要波形發(fā)生器己成為現(xiàn)代測試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一，代表了波形發(fā)生器的發(fā)展方向。隨著科技的發(fā)展，對波形發(fā)生器各方面的要求越來越高。近年來,直接數(shù)字頻率合成器（DDS）由于其具有頻率分辨率高、頻率變換速度快、相位可連續(xù)變化等特點,在數(shù)字通信系統(tǒng)中已被廣泛采用而成為現(xiàn)代頻率合成技術(shù)中的佼佼者?，F(xiàn)場可編程門陣列（FPGA）設(shè)計靈活、速度快，在數(shù)字專用集成電路的設(shè)計中得到了廣泛的應(yīng)用，由于現(xiàn)場可編程門陣列(FPGA)具有高集成度、高速度、可實現(xiàn)大容量存儲器功能的特性，能有效地實現(xiàn)DDS技術(shù)，極大的提高波形發(fā)生器的性能，降低生產(chǎn)成本。本文首先介紹了

2、DDS波形發(fā)生器的研究背景和DDS的理論。然后詳盡地敘述了用FPGA完成DDS模塊的設(shè)計過程，利用Verilog-HDL硬件描述語言設(shè)計DDS波形發(fā)生器的各個模塊，最后利用Altera的設(shè)計工具Quartus II并結(jié)合Modelsim軟件對波形發(fā)生器進行電路設(shè)計功能仿真，并對仿真結(jié)果進行分析。仿真結(jié)果表明，波形發(fā)生器可輸出正弦波、三角波、方波、鋸齒波，并且可通過改變頻率控制字和相位控制字的大小來改變輸出波形的頻率和相位。通過仿真結(jié)果表明，本設(shè)計達到了預定的要求，并證明了采用軟硬件結(jié)合，利用FPGA技術(shù)實現(xiàn)DDS波形發(fā)生器的方法是可行的。關(guān)鍵詞：直接數(shù)字頻率合成 現(xiàn)場可編程門陣列 波形發(fā)生器A

3、bstractWaveform generator has become a modern field test one of the most widely used general-purpose equipment, on behalf of the waveform generator development. With the development of technology in all aspects of the waveform generators have become increasingly demanding. In recent years, direct di

4、gital synthesizers (DDS) has a frequency resolution because of its high-frequency conversion speed, continuous changes in the phase characteristics in digital communication systems have been widely used in modern frequency synthesis technology to become the leader in . Field-programmable gate array

5、(FPGA) design flexibility, high speed, in digital ASIC design has been widely used, due to field-programmable gate array (FPGA) with high integration, high-speed, large capacity memory can be realized functional characteristics, can effectively achieve DDS technology, which greatly improve the perfo

6、rmance of waveform generator and reduce production costs. This paper introduces the DDS waveform generator of the research background and DDS theory. Then a detailed account of the completion of DDS module with FPGA design process, using Verilog-HDL Hardware Description Language Design DDS waveform

7、generator for each module and finally the use of Altera's Quartus II design tool in conjunction with Modelsim software waveform generator circuit design features simulation, and simulation results analysis. Simulation results show that the waveform generator can output sine wave, triangle wave,

8、square wave, sawtooth wave, and can be controlled by changing the frequency and phase control words words to change the size of the output waveform of the frequency and phase. The simulation results show that this designed to meet the scheduled requirements and proof of use of hardware and software

9、combination of the use of FPGA technology to achieve DDS waveform generator approach is feasible.Keywords：DDS FPGA Waveform Generator目 錄摘 要Abstract.第1章 緒論11.1 課題背景11.2 國內(nèi)外波形發(fā)生器發(fā)展現(xiàn)狀.21.2.1 波形發(fā)生器的發(fā)展現(xiàn)狀.21.2.2 國內(nèi)外波形發(fā)生器產(chǎn)品比較.41.2.3 研究波形發(fā)生器的目的及意義51.3本文研究主要內(nèi)容5第2章DDS波形發(fā)生器理論介紹62.1 頻率合成技術(shù)62.1.1頻率合成技術(shù)的發(fā)展和分類.62.

10、1.2頻率合成技術(shù)的技術(shù)指標.72.1.3直接數(shù)字頻率合成技術(shù)的現(xiàn)狀及應(yīng)用82.2 DDS的原理及性能特點92.2.1 DDS的基本原理.92.2.2 DDS的優(yōu)點.112.2.3 DDS的缺點.12本章小結(jié).12第3章 FPGA及其開發(fā)環(huán)境簡介.133.1現(xiàn)場可編程門陣列（FPGA）簡介.133.2 Quartus II 8.1集成開發(fā)環(huán)境簡介.153.3 ModelSimHDL語言仿真軟件簡介.163.4 Verilog-HDL語言簡介.173.5 FPGA開發(fā)流程.19本章小結(jié).19第4章DDS波形發(fā)生器的FPGA實現(xiàn).204.1 DDS波形發(fā)生器的FPGA設(shè)計流程.204.2 DDS波

11、形發(fā)生器模塊劃分.224.2.1 DDS波形發(fā)生器頂層模塊.224.2.2 DDS波形發(fā)生器測試模塊.234.2.3 DDS波形發(fā)生器ROM模塊254.3 DDS波形發(fā)生器功能仿真.25本章小結(jié).27結(jié) 論28致 謝29參考文獻30附錄1 譯文31附錄2 英文參考資料33-32-第1章 緒論1.1 課題背景 直接數(shù)字頻率合成 (Direct Digital Synthesizer，簡稱：DDS)技術(shù)是一種新的全數(shù)字的頻率合成原理，它從相位的角度出發(fā)直接合成所需波形。這種技術(shù)由美國學者J.Tiercy，M.Rader和B.Gold于1971年首次提出，但限于當時的技術(shù)和工藝水平，DDS技術(shù)僅僅在

12、理論上進行了一些探討，而沒有應(yīng)用到實際中去。近30年來，隨著超大規(guī)模集成、現(xiàn)場可編程門陣列(Field Programmable Gate Array，簡稱：FPGA)、復雜可編程器件(Complex programmable Logic Device，簡稱：CPLD)等技術(shù)的出現(xiàn)以及對DDS理論上的進一步探討，使得DDS技術(shù)得到了飛速的發(fā)展。它已廣泛應(yīng)用于通訊、雷達、遙控測試、電子對抗、以及現(xiàn)代化的儀器儀表工業(yè)等許多領(lǐng)域。波形發(fā)生器即通常所說的信號發(fā)生器是一種常用的信號源，和示波器、電壓表、頻率計等儀器一樣是最普遍、最基本也是應(yīng)用最廣泛的的電子儀器之一，幾乎所有電參量的測量都要用到波形發(fā)生器

13、。不論是在生產(chǎn)還是在科研與教學上，波形發(fā)生器都是電子工程師信號仿真試驗的最佳工具。隨著現(xiàn)代電子技術(shù)的飛速發(fā)展，現(xiàn)代電子測量工作對波形發(fā)生器的性能提出了更高的要求，不僅要求能產(chǎn)生正弦波、方波等標準波形，還能根據(jù)需要產(chǎn)生任意波形，且操作方便，輸出波形質(zhì)量好，輸出頻率范圍寬，輸出頻率穩(wěn)定度、準確度及分辨率高，頻率轉(zhuǎn)換速度快且頻率轉(zhuǎn)換時輸出波形相位連續(xù)等。而傳統(tǒng)波形發(fā)生器采用專用芯片，成本高，控制方式不靈活，已經(jīng)越來越不能滿足現(xiàn)代電子測量的需要，正逐步退出歷史舞臺。可見，為適應(yīng)現(xiàn)代電子技術(shù)的不斷發(fā)展和市場要求，研究制作高性能的任意波形發(fā)生器十分有必要，而且意義重大?；贔PGA的DDS波形發(fā)生器，由于

14、可以獲得很高的頻率穩(wěn)定度和精確度，同時可以根據(jù)需要方便地實現(xiàn)各種比較復雜的調(diào)頻、調(diào)相和調(diào)幅功能，因此發(fā)展非常迅速，尤其是最近隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，其應(yīng)用更是有了質(zhì)的飛躍。1.2 國內(nèi)外波形發(fā)生器發(fā)展現(xiàn)狀1.2.1 波形發(fā)生器的發(fā)展現(xiàn)狀波形發(fā)生器是能夠產(chǎn)生大量的標準信號和用戶定義信號，并保證高精度、高穩(wěn)定性、可重復性和易操作性的電子儀器。波形發(fā)生器具有連續(xù)的相位變換、和頻率穩(wěn)定性等優(yōu)點，不僅可以模擬各種復雜信號，還可對頻率、幅值、相移、波形進行動態(tài)、及時的控制，并能夠與其它儀器進行通訊，組成自動測試系統(tǒng)，因此被廣泛用于自動控制系統(tǒng)、震動激勵、通訊和儀器儀表領(lǐng)域。在70年代前，信號發(fā)生器主要

15、有兩類：正弦波和脈沖波，而波形發(fā)生器介與兩類之間，能夠提供正弦波、余弦波、方波、三角波、上弦波等幾種常用標準波形，產(chǎn)生其它波形時，需要采用較復雜的電路和機電結(jié)合的方法。這個時期的波形發(fā)生器多采用模擬電子技術(shù)，而且模擬器件構(gòu)成的電路存在著尺寸大、價格貴、功耗大等缺點，并且要產(chǎn)生較為復雜的信號波形，則電路結(jié)構(gòu)非常復雜。同時，主要表現(xiàn)為兩個突出問題，一是通過電位器的調(diào)節(jié)來實現(xiàn)輸出頻率的調(diào)節(jié)，因此很難將頻率調(diào)到某一固定值；二是脈沖的占空比不可調(diào)節(jié)。在70年代后，微處理器的出現(xiàn)，可以利用處理器、A/D/和D/A，硬件和軟件使波形發(fā)生器的功能擴大，產(chǎn)生更加復雜的波形。這時期的波形發(fā)生器多以軟件為主，實質(zhì)是

16、采用微處理器對DAC的程序控制，就可以得到各種簡單的波形。90年代末，出現(xiàn)幾種真正高性能、高價格的波形發(fā)生器、但是HP公司推出了型號為HP770S的信號模擬裝置系統(tǒng)，它由HP8770A任意波形數(shù)字化和HP1776A波形發(fā)生軟件組成。HP8770A實際上也只能產(chǎn)生8種波形，而且價格昂貴。不久以后，Analogic公司推出了型號為Data-2020的多波形合成器，Lecroy公司生產(chǎn)的型號為9100的任意波形發(fā)生器等。到了二十一世紀，隨著集成電路技術(shù)的高速發(fā)展，出現(xiàn)了多種工作頻率可過GHz的DDS芯片，同時也推動了波形發(fā)生器的發(fā)展，2003年，Agilent的產(chǎn)品33220A能夠產(chǎn)生17種波形，最

17、高頻率可達到20M，2005年的產(chǎn)品N6030A能夠產(chǎn)生高達500MHz的頻率，采樣的頻率可達1.25GHz。由上面的產(chǎn)品可以看出，波形發(fā)生器發(fā)展很快近幾年來，國際上波形發(fā)生器技術(shù)發(fā)展主要體現(xiàn)在以下幾個方面：(1)過去由于頻率很低應(yīng)用的范圍比較狹小，輸出波形頻率的提高，使得波形發(fā)生器能應(yīng)用于越來越廣的領(lǐng)域。波形發(fā)生器軟件的開發(fā)正使波形數(shù)據(jù)的輸入變得更加方便和容易。波形發(fā)生器通常允許用一系列的點、直線和固定的函數(shù)段把波形數(shù)據(jù)存入存儲器。同時可以利用一種強有力的數(shù)學方程輸入方式，復雜的波形可以由幾個比較簡單的公式復合成v=f(t)形式的波形方程的數(shù)學表達式產(chǎn)生。(2)與總線虛擬儀器系統(tǒng)（VMEe

18、Xtension for Instrumentation，簡稱：VXI）資源結(jié)合。目前，波形發(fā)生器由獨立的臺式儀器和適用于個人計算機的插卡以及新近開發(fā)的VXI模塊。由于VXI總線的逐漸成熟和對測量儀器的高要求，在很多領(lǐng)域需要使用VXI系統(tǒng)測量產(chǎn)生復雜的波形，VXI的系統(tǒng)資源提供了明顯的優(yōu)越性，但由于開發(fā)VXI模塊的周期長，而且需要專門的VXI機箱的配套使用，使得波形發(fā)生器VXI模塊僅限于航空、軍事及國防等大型領(lǐng)域。在民用方面，VXI模塊遠遠不如臺式儀器更為方便。(3)隨著信息技術(shù)蓬勃發(fā)展，臺式儀器在走了一段下坡路之后，又重新繁榮起來。不過現(xiàn)在新的臺式儀器的形態(tài)，和幾年前的己有很大的不同。這些新

19、一代臺式儀器具有多種特性，可以執(zhí)行多種功能。而且外形尺寸與價格，都比過去的類似產(chǎn)品減少了一半。1.2.2 國內(nèi)外波形發(fā)生器產(chǎn)品比較早在1978年，由美國Wavetek公司和日本東亞電波工業(yè)公司公布了最高取樣頻率為5MHz，可以形成256點(存儲長度)波形數(shù)據(jù)，垂直分辨率為8bit，主要用于振動、醫(yī)療、材料等領(lǐng)域的第一代高性能信號源，經(jīng)過將近30年的發(fā)展，伴隨著電子元器件、電路、及生產(chǎn)設(shè)備的高速化、高集成化，波形發(fā)生器的性能有了飛速的提高。變得操作越來越簡單而輸出波形的能力越來越強。波形操作方法的好壞，是由波形發(fā)生器控制軟件質(zhì)量保證的，編輯功能增加的越多，波形形成的操作性越好。以下給出了幾種波形

20、發(fā)生器的性能指標，從中可以看出當今世界上重要電子儀器生產(chǎn)商在波形發(fā)生器上的研制水平。1.2.3 研究波形發(fā)生器的目的及意義波形發(fā)生器是信號源的一種，主要給被測電路提供所需要的己知信號(各種波形)，然后用其它儀表測量感興趣的參數(shù)?？梢娦盘栐丛诟鞣N實驗應(yīng)用和試驗測試處理中，它的應(yīng)用非常廣泛。它不是測量儀器，而是根據(jù)使用者的要求，作為激勵源，仿真各種測試信號，提供給被測電路，以滿足測量或各種實際需要。目前我國己經(jīng)開始研制波形發(fā)生器，并取得了可喜的成果。但總的來說，我國波形發(fā)生器還沒有形成真正的產(chǎn)業(yè)。就目前國內(nèi)的成熟產(chǎn)品來看，多為一些PC儀器插卡，獨立的儀器和VXI系統(tǒng)的模塊很少，并且我國目前在波形發(fā)

21、生器的種類和性能都與國外同類產(chǎn)品存在較大的差距，因此加緊對這類產(chǎn)品的研制顯得迫在眉睫。1.3 本文研究主要內(nèi)容本論文的主要內(nèi)容如下：1對DDS的原理、特點及輸出特性進行研究、分析；2根據(jù)DDS原理和特點，利用FPGA開發(fā)DDS模塊3利用Quartus II和ModelSim軟件對DDS波形發(fā)生器進行功能仿真并對仿真結(jié)果進行分析。4. 本次設(shè)計要求利用FPGA設(shè)計DDS波形發(fā)生器，利用Quartus II和Modelsim軟件對波形發(fā)生器進行電路設(shè)計功能仿真，并對仿真結(jié)果進行分析。量化的技術(shù)指標：(1)能夠輸出典型的方波，三角波，正弦波。(2)輸出量化位數(shù)：8位(3) 輸出頻率2MHz第2章DD

22、S波形發(fā)生器理論介紹2.1 頻率合成技術(shù)2.1.1 頻率合成技術(shù)的發(fā)展和分類頻率合成就是以一個或幾個參考源為基準，產(chǎn)生多個頻率的過程。頻率合成技術(shù)是近代通信系統(tǒng)的重要組成部分，在無線電技術(shù)與電子系統(tǒng)的各個領(lǐng)域中得到廣泛的應(yīng)用。各種新型的頻率合成器和頻率合成方案還在不斷涌現(xiàn)，現(xiàn)在己達到比較成熟的階段。目前頻率合成主要有三種方法:直接模擬合成法 (Direct simulation Frequeneysynthesis)、鎖相環(huán)合成法(Phase-locked loop Frequeney synthesis即PLL)和直接數(shù)字合成法(Direet Digital Frequeney Synthe

23、sis)。直接模擬合成法利用倍頻(乘法)、分頻(除法)、混頻(加法與減法)及濾波，從單一或幾個參數(shù)頻率中產(chǎn)生多個所需頻率。直接頻率合成中，基準信號通過脈沖形成電路，產(chǎn)生諧波豐富的窄脈沖。該方法頻率轉(zhuǎn)換時間短(小于IOOns)，用這種方法合成的頻率范圍將受到限制，更重要的是由于采用大量的倍頻，混頻，分頻，濾波等裝置，使得頻率合成器不僅帶來了龐大的體積和重量，而且輸出的諧波，噪聲及寄生頻率都難以抑制，目前己基本不被采用。鎖相環(huán)合成法通過鎖相環(huán)完成頻率的加、減、乘、除運算。該方法結(jié)構(gòu)簡單、便于集成，且頻譜純度高，目前使用比較廣泛，但存在高分辨率和快轉(zhuǎn)換速度之間的矛盾，一般只能用于小步進頻率合成技術(shù)中

24、。1972年J.五emey和e.M.幾der等人首次提出了DDS的概念，DDS或DDFS是Direct Digital Frequency synthesis的簡稱通常將此視為第三代頻率合成技術(shù)。它突破了前兩種頻率合成法的原理，從“相位”的概念出發(fā)進行頻率合成。這種方法不僅可以產(chǎn)生不同頻率的正弦波，而且可以控制波形的初始相位，還可以用DDS方法產(chǎn)生任意波形，它是把一系列數(shù)字量形式的信號通過DAC轉(zhuǎn)換成模擬量形式的信號的合成技術(shù)。目前使用最廣泛的一種DDS方式是利用高速存儲器作查尋表，然后通過高速 DAC產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波。DDS作為一種先進的信號產(chǎn)生技術(shù)己經(jīng)廣泛應(yīng)用于各個領(lǐng)域，如信

25、號源儀器，測量分析儀器，通訊，數(shù)字信號處理，工業(yè)控制，軟件無線電等。通過回顧頻率合成技術(shù)的發(fā)展，我們可以總結(jié)出各自的性能特點。直接式頻率合成的輸出信號有相干和非相干兩種，可達微秒、亞微秒級的頻率切換速度直接式頻率合成技術(shù)的主要特色，相噪低也是它的優(yōu)點。但直接式頻率合成器電路結(jié)構(gòu)復雜，體積大，成本較高，研制調(diào)試一般比較困難，由于采用了大量的混頻、濾波電路，直接式頻綜很難抑制因非線性而引入的雜波干擾，因而難以達到較高的雜波抑制度。PLL頻率合成利用了相位反饋控制原理來穩(wěn)頻，在對頻率切速度要求不高，但對相噪、雜散有較高要求時，PLL頻率合成儀81有特殊的優(yōu)勢。PLL式頻綜輸出的頻率分辨率越高時，其頻

26、率切換速度就越慢。如果要提高切換速度就必須犧牲分辨率，這是PLL的工作機理所致，無法通過性能優(yōu)化來解決。DDS的全數(shù)字結(jié)構(gòu)給頻率合成領(lǐng)域注入了新的活力，但也正是全數(shù)字結(jié)構(gòu)使DDS有兩點不足:輸出帶寬較窄和雜散抑制較差。由于受數(shù)字器件工作速度的限制，特別是數(shù)/模轉(zhuǎn)換器DAC的限制，使得DDS工作的時鐘頻率較低，輸出帶寬窄。隨著電子技術(shù)的發(fā)展，各類電子系統(tǒng)對信號源的要求越來越高，需要同時滿足低相噪、快速變頻、高頻率分辨率、寬帶、小體積、低功耗等指標。由上面分析可知，雖然這三種頻率合成方式都可以在某些指標上獲得理想的效果，但沒有一種方式可以滿足所有的技術(shù)要求。實際上，由于三種方式各有優(yōu)劣，完全可以利

27、用優(yōu)勢互補，所以產(chǎn)生了混合式頻率合成技術(shù)。其中DDS與PLL頻率合成混合應(yīng)用最為廣泛，基本原理就是利用DDS的輸出作為PLL的參考輸入，來解決頻率分辨率和相噪的矛盾。但是PLL在頻率轉(zhuǎn)換時需要一定的捕獲時間，這個捕獲時間與環(huán)路的類型、參數(shù)和跳頻的步長有關(guān)。所以DDS+PLL式頻綜的頻率切換時間取決于PLL。然后通過高速DAC產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波。DDS作為一種先進的信號產(chǎn)生技術(shù)已經(jīng)廣泛應(yīng)用于各個領(lǐng)域，如信號源儀器，測量分析儀器，通訊，數(shù)字信號處理，工業(yè)控制，軟件無線電等。2.1.2 頻率合成技術(shù)的技術(shù)指標所謂頻率合成技術(shù)是指以一個或者多個高精確度和高穩(wěn)定度的頻率參考信號源為基準，在某

28、一頻段內(nèi)，綜合產(chǎn)生多個工作頻率點的技術(shù)。頻率合成技術(shù)是產(chǎn)生頻率源的一種現(xiàn)代化手段，在通信、雷達、導航、廣播電視、電子偵察、電子干擾與反干擾及現(xiàn)代儀器儀表中有著廣泛的應(yīng)用。依據(jù)頻率合成原理制成的頻率源稱為頻率合成器。對頻率合成器的基本要求是既要合成所需頻率，又要保證信號的純凈。綜合來看，衡量頻率合成器的主要性能指標有：（1）輸出頻率范圍指的是輸出的最小頻率和最大頻率之間的變化范圍。（2）頻率穩(wěn)定度頻率穩(wěn)定度是指在規(guī)定的時間間隔內(nèi)，頻率合成器的實際輸出頻率與頻率標定值偏差的數(shù)值，可分為長期、短期和瞬時穩(wěn)定度。（3）頻率分辨率頻率合成器的輸出頻譜通常是不連續(xù)的。頻率分辨率指兩個輸出頻率之間的最小間隔

29、。（4）頻率切換時間頻率切換時間指頻率合成器輸出頻率由一個頻率點切換到另一個頻率點并達到穩(wěn)定工作所需的時間。該指標與頻率合成所采用的技術(shù)緊密關(guān)聯(lián)。（5）頻譜純度頻率合成技術(shù)中常常提到的一個指標就是頻譜純度，頻譜純度以雜散分量和相位噪聲來衡量。雜散又稱寄生信號，分為諧波分量和非諧波分量，主要由頻率合成過程中的非線性失真產(chǎn)生，也有頻率合成器內(nèi)外干擾的影響，還與頻率合成方式有關(guān)；相位噪聲是瞬間頻率穩(wěn)定度的頻域表示，在頻譜上表現(xiàn)為主譜兩邊連續(xù)噪聲邊帶。頻譜純度是衡量頻率合成器質(zhì)量的一個重要指標。（6）調(diào)制性能調(diào)制性能是指頻率合成器的輸出是否具有調(diào)幅、調(diào)頻、調(diào)相、幅移鍵控、頻移鍵控、相移鍵控、掃頻、猝發(fā)

30、等功能。2.1.3 直接數(shù)字頻率合成技術(shù)的現(xiàn)狀及應(yīng)用DDS不僅可以產(chǎn)生正弦波同時也可以產(chǎn)生任意波，這是其他頻率合成方式所沒有的。任意波在各個領(lǐng)域特別是在測量測試領(lǐng)域有著廣泛的應(yīng)用。通過DDS這種方法產(chǎn)生任意波是一種簡單、低成本的方法，通過增加波形點數(shù)可以使輸出達到很高的精度，這都是其他方法所無法比擬的。自80年代以來各國都在研制DDS產(chǎn)品，并廣泛的應(yīng)用于各個領(lǐng)域。其中以AD公司的產(chǎn)品比較有代表性。如AD7008、AD9850、AD9854、AD9852、AD9858等。其系統(tǒng)時鐘頻率從3OMHz到300MHz不等，其中的AD9858系統(tǒng)時鐘更是達到了1GHz。這些芯片還具有調(diào)制功能。如AD70

31、OS可以產(chǎn)生正交調(diào)制信號，而AD9852也可以產(chǎn)生FSK、PSK、線性調(diào)頻以及幅度調(diào)制的信號。這些芯片集成度高內(nèi)部都集成了D/A轉(zhuǎn)換器，精度最高可達12bit。同時都采用了一些優(yōu)化設(shè)計來提高性能。如這些芯片中大多采用了流水技術(shù)，通過流水技術(shù)的使用，提高了相位累加器的工作頻率，從而使得DDS芯片的輸出頻率可以進一步提高。通過運用流水技術(shù)在保證相位累加器工作頻率的前提下，相位累加器的字長可以設(shè)計得更長，如AD9852的相位累加器達到了48位。而不是之前型號的32位，這樣輸出信號的頻率分辨率大大提高了。同時為了抑止雜散，這些芯片大多采用了隨機抖動法提高無雜散動態(tài)范圍(這是由于DDS的周期性，輸出雜散

32、頻譜往往表現(xiàn)為離散譜線，隨機抖動技術(shù)使離散譜線均勻化，從而提高輸出頻譜的無雜散動態(tài)范圍)。運用DDS技術(shù)生產(chǎn)的DDS任意波型信號發(fā)生器是較新的一類信號源，并且已經(jīng)廣泛投入使用。它不僅能產(chǎn)生傳統(tǒng)函數(shù)信號發(fā)生器能產(chǎn)生的正弦波、方波、三角波、鋸齒波，還可以產(chǎn)生任意編輯的波形。由于DDS的自身特點，還可以很容易的產(chǎn)生一些數(shù)字調(diào)制信號，如FSK、PSK等。一些高端的信號發(fā)生器甚至可以產(chǎn)生通訊信號。同時輸出波形的頻率分辨率、頻率精度等指標也有很大的提高。如HP公司的HP33120可以產(chǎn)生10mHz一15MHz的正弦波和方波。同時還可以產(chǎn)生10mHz一5MHz的任意波形。任意波形深度16000點。采樣率40

33、M，還具備了調(diào)制功能，可以產(chǎn)生AM、FM、FsK、碎發(fā)、掃頻等信號。HP公司的HP33250可以產(chǎn)生1uHZ一80MHz的正弦波和方波，產(chǎn)生luHz到25MHz的任意波形，任意波形深度64K點，采樣率200M。同時也具備了AM、FM、FSK、碎發(fā)、掃頻等功能。BK PRECISION公司的407OA型函數(shù)級任意波形發(fā)生器正弦波和方波輸出頻率DC一 21.SMHz頻率分辨率10mHz。同時還具有AM、FM、PM、SSB、BPSK、FSK、碎發(fā)、 DTMFGeneration和DTMFDeteetion的功能。除了在儀器中的應(yīng)用外，DDS在通信系統(tǒng)和雷達系統(tǒng)中也有很重要的用途。通過DDS可以比較容

34、易的產(chǎn)生一些通信中常用的調(diào)制信號如:頻移鍵控(FSK)、二進制相移鍵控(BPsK)和正交相移鍵控(QPSK)。DDS可以產(chǎn)生兩路相位嚴格正交的信號，在正交調(diào)制和解調(diào)中的到廣泛應(yīng)用，是一中很好的本振源。在雷達中通過DDS和PLL相結(jié)合可以產(chǎn)生毫米波線性調(diào)頻信號，DDS移相精度高、頻率捷變快和發(fā)射波形可捷變等優(yōu)點在雷達系統(tǒng)中也可以得到很好的發(fā)揮。2.2 DDS的原理及性能特點2.2.1 DDS的基本原理直接數(shù)字式頻率合成（DDS）技術(shù)是近年來隨著數(shù)字集成電路和微電子技術(shù)的發(fā)展而迅速發(fā)展起來的一種新的頻率合成技術(shù)。DDS一般由相位累加器、波形存儲器、數(shù)模轉(zhuǎn)換器及低通濾波器組成,結(jié)構(gòu)框圖如下圖2-1所

35、示。其基本原理就是將波形數(shù)據(jù)先存儲起來，然后在頻率控制字K的作用下，通過相位累加器從存儲器中讀出波形數(shù)據(jù)，最后經(jīng)過數(shù)/模轉(zhuǎn)換和低通濾波后輸出頻率合成。這種頻率合成方法可以獲得高精度頻率和相位分辨率、快速頻率轉(zhuǎn)換時間和低相位噪聲的頻率信號，而且結(jié)構(gòu)簡單集成度高。相位累加器D/A轉(zhuǎn)換器波形存儲器低通濾波器頻率控制字K基準時鐘CLK圖2-1： DDS基本原理框圖相位累加器由N位加法器與N位累加寄存器級聯(lián)構(gòu)成，結(jié)構(gòu)如圖2-2所示。每來一個時鐘脈沖，加法器就將頻率控制字K與累加器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反

36、饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時鐘脈沖作用下，不斷地對頻率控制字進行線性相位累加。由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器溢出的頻率就是DDS的輸出的信號頻率。用相位累加器輸出的數(shù)據(jù)作為波形存儲器（ROM）的相位取樣地址，這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值（二進制編碼）經(jīng)查找表查出，完成相位到幅值的轉(zhuǎn)換。N由于DDS的模塊化結(jié)構(gòu)，其輸出波形由波形查找表中的數(shù)據(jù)來決定，因此，只需改變查找表中的數(shù)據(jù)，就能很方便地利用DDS產(chǎn)生正弦波、方波、三角波等任

37、意波形。N位累加器N位寄存器N頻率控制字K 圖2-2 DDS相位累加器2.2.2 DDS的優(yōu)點(l)輸出頻率相對帶寬較寬輸出頻率帶寬為50%fs(理論值)，但考慮到低通濾波器的特性和設(shè)計難度以及對輸出信號的散雜抑制，實際輸出帶寬仍可達到40%fs。(2)頻率轉(zhuǎn)換時間短DDS是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時間極短。事實上，在DDS頻率控制字改變之后，需經(jīng)過一個時鐘周期后按照新的相位增量累加，才能實現(xiàn)頻率的轉(zhuǎn)換。因此，頻率時間等于頻率控制字的傳輸時間，也就是一個時鐘周期的時間。時鐘頻率越高，轉(zhuǎn)換時間越短。DDS的轉(zhuǎn)換時間可達納微秒級數(shù)量級，比使用其他的頻率合成方法都要短

38、數(shù)個數(shù)量級。(3)頻率分辨率高若時鐘fs的頻率不變，DDS的頻率分辨率就是由相位累加器的位數(shù)N決定。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。目前，大多數(shù)DDS的分辨率在1Hz數(shù)量級，許多小于1mHz甚至更小。(4)相位變化連續(xù)改變DDS輸出頻率，實際上改變的是每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)。(5)輸出波形的靈活性只要在DDS內(nèi)部加上相應(yīng)控制如調(diào)頻控制FM，調(diào)相控制PM和調(diào)幅控制AM即可以方便靈活實現(xiàn)調(diào)頻，調(diào)頻和調(diào)幅等功能，產(chǎn)生FSK，PSK，ASK，MSK等信號。另外，只要在DDS的波形存儲器存放不

39、同波形數(shù)據(jù)，就可以實現(xiàn)各種波形的輸出，如三角波，鋸齒波和矩形波甚至是任意波形。當DDS的波形存儲器分別存放正弦和余弦函數(shù)表時，即可得到正交的兩路輸出。(6)其他優(yōu)點由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低，體積小，重量輕，可靠性高，且易于程控，使用相當靈活，因此性價比極高。2.2.3 DDS的缺點 (l)輸出帶寬范圍有限由于DDS內(nèi)部DAC和波形存儲器(ROM)的工作速度有限，使得DDS輸出的最高頻率有限。目前市場上采用CMOS，TTL，EcL，工藝制作的DDS芯片，工作頻率一般在幾十MHz至400MHz左右。采用GaAS工藝的DDS芯片工作頻率可達2GHz以上。(2)輸出散雜

40、大由于DDS采用全數(shù)字結(jié)構(gòu)，不可避免地引入了散雜。其來源主要由三個：相位累加器相位舍入誤差造成的散雜；幅度量化誤差造成的散雜和 DAC非理想特性造成的散雜。本章小結(jié) 本章首先介紹了頻率合成技術(shù)的發(fā)展和分類以及頻率合成技術(shù)的技術(shù)指標，接著介紹了直接數(shù)字頻率合成技術(shù)的現(xiàn)狀及應(yīng)用，緊接著詳細地介紹了DDS的工作原理和各主要組成部分的功能與基本結(jié)構(gòu)。最后介紹了DDS的優(yōu)缺點。第3章 FPGA及其開發(fā)環(huán)境簡介3.1 現(xiàn)場可編程門陣列（FPGA）簡介FPGA(Field Programmable Gate Array)即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。

41、它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA的使用非常靈活，同一片F(xiàn)PGA通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。FPGA在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。隨著功耗和成本的進一步降低，F(xiàn)PGA還將進入更多的應(yīng)用領(lǐng)域。FPGA的基本組成部分有可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式RAM塊、豐富的布線資源、底層嵌入功能單元等。（1）可編程輸入輸出單元可編程輸入輸出單元（IOE）是芯片和外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅(qū)動與匹

42、配需要。為了使FPGA有更靈活的應(yīng)用，目前大多數(shù)FPGA的I/O單元被設(shè)計成可編程模式，通過軟件的靈活配置，可以適配不同的電氣標準和物理特性，調(diào)整匹配阻抗特性、上下拉電阻、輸出驅(qū)動電流大小等。一般來說，F(xiàn)PGA支持的常見電氣標準有LVTTL、LVCOMS、SSTL、HSTL、LVDS、LVPECL和PCI等。（2）基本可編程邏輯單元基本可編程邏輯單元（LE）是可編程邏輯器件的主體，可以根據(jù)設(shè)計靈活地改變其內(nèi)部連接與配置，完成不同的邏輯功能。每個LE包含了一個4輸入的查找表（LUT）、一個帶有同步使能的可編程觸發(fā)器、一個進位鏈和一個級聯(lián)鏈。查找表完成純組合邏輯功能；寄存器配置相當靈活，可配置為帶

43、同/異步復位/置位、時鐘使能的觸發(fā)器或者配置為鎖存器。（3）嵌入式RAM塊大多數(shù)FPGA都有內(nèi)嵌的塊RAM（Block RAM）。FPGA內(nèi)部嵌入可編程RAM模塊，大大地拓展了FPGA的應(yīng)用范圍和使用靈活性。在本文中實現(xiàn)的過程中，塊RAM是設(shè)計不可或缺的資源，內(nèi)部RAM的使用節(jié)省了片外器件，從而節(jié)省了系統(tǒng)成本。FPGA內(nèi)嵌的塊RAM一般可以靈活配置為單端口RAM（Single Port RAM）、雙端口RAM（Double Ports RAM）、偽雙端口RAM（Pseudo DPRAM）、CAM（Content Adderssable Memory）、FIFO（First In First O

44、ut）等常用存儲結(jié)構(gòu)。（4）布線資源布線資源連通FPGA內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。FPGA內(nèi)部有著非常豐富的布線資源，這些布線資源根據(jù)工藝、長度、寬度和分布位置的不同而不同的等級，有一些是全局性的專用布線資源，用以完成器件內(nèi)部的全局時鐘和全局復位/置位的布線；一些叫做長線資源，用以完成器件Bank間的一些高速信號和一些第二全局時鐘信號的布線，也稱為Low Skew信號的布線；還有一些叫做短線資源，用以完成基本邏輯單元之間的邏輯互聯(lián)與布線。（5）底層嵌入功能單元這里所說的底層嵌入功能單元指的是那些通用程度較高的嵌入式功能模塊，比如PLL、DSP、CPU

45、等，隨著FPGA的發(fā)展，這些功能模塊被越來越多的嵌入到FPGA內(nèi)部，以滿足不同場合的要求。在本設(shè)計中，選用的FPGA是Altera公司的Cyclone II系列的EP2C5Q208。Cyclone II是Altera公司Cyclone系列的第二代產(chǎn)品，由于采用了低K介質(zhì)的90nm工藝制造，從而將產(chǎn)品成本降低30%，同時將邏輯密度提升3倍。另外，CycloneII系列的FPGA采用了1.2V的內(nèi)核電壓，將功耗降到了非常低的范圍。EP2C5提供的硬件資源包括了：4608個可編程邏輯單元；26個M4K RAM塊，總比特數(shù)達119,808bits，可以配置成真正雙端口模式，最高工頻率為260MHz；1

46、3個18位×18位的嵌入式硬件乘法器，每個乘法器可配置成兩個9位×9位的乘法器，硬件乘法器的最高工作頻率可達250MHz；2個PLL；最多用戶管腳數(shù)為142個，這些管腳可配置成58對差分通道。這些豐富的硬件資源為我們實現(xiàn)DDS提供了便利。FPGA的基本特點主要有： (1)采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 (2)FPGA可做其它全定制或半定制ASIC電路的中試樣片。 (3)FPGA內(nèi)部有豐富的觸發(fā)器和IO引腳。 (4)FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。 (5) FPGA采用高速CHMOS工藝，功耗低，

47、可以與CMOS、TTL電平兼容。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)

48、生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。3.2 Quartus II 8.1集成開發(fā)環(huán)境Quartus II軟件是Altera的綜合開發(fā)工具，它集成了Altera的FPGA/CPLD開發(fā)流程中所涉及的所有工具和第三方軟件接口。Quartus II8.1版本幾乎支持Altera現(xiàn)行的所有FPGA，在該集成開發(fā)環(huán)境中可以實現(xiàn)電路的設(shè)計、綜合、適配到最后形成下載文件以及在線配置FPGA，還能對電路進行功能仿真，對適配后形成的最終電路進行時序仿真。也就是說只要有了Quartus II這個集成開發(fā)環(huán)境，就基本上可以完成Altera公司FPGA開發(fā)過程中的所有工作。另外，為了方便設(shè)計，Quartu

49、s II還提供了免費LPM模塊供用戶調(diào)用，如計數(shù)器、存儲器、加法器、乘法器等。除了這些免費的LPM模塊外，Altera公司還開發(fā)了有償IP核提供給有需要的用戶使用。這些LPM模塊和IP核都大大簡化了設(shè)計過程，縮短了開發(fā)周期。Quartus II 8.1支持多種輸入方式，常用的有：（1）原理圖輸入：這種方法最直觀，適合頂層電路的設(shè)計；（2）硬件描述語言輸入：包括AHDL、VHDL及Verilog HDL輸入。采用硬件描述語言的優(yōu)點易于使用自頂向下的設(shè)計方法、易于模塊規(guī)劃和復用、移植性強、通用性好。（3）網(wǎng)表輸入：對于在其他軟件系統(tǒng)上設(shè)計的電路，可以采用這種設(shè)計方法，而不必重新輸入，Quartus

50、 II支持的網(wǎng)表文件包括EDIF、VHDL及Verilog等格式。這種方法的優(yōu)點是可以充分利用現(xiàn)有的設(shè)計資源。在本章的設(shè)計中，采用的是VHDL硬件描述語言與原理圖輸入相結(jié)合的方式。一般來說，完整的FPGA設(shè)計流程包括電路設(shè)計與輸入、功能仿真、綜合、綜合后仿真、實現(xiàn)、布線后仿真與驗證、板級仿真驗證與調(diào)試等主要步驟。3.3 ModelSimHDL語言仿真軟件簡介Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯

51、的代碼與平臺無關(guān)，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，是FPGA/ASIC設(shè)計的首選仿真軟件。主要特點： RTL和門級優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺跨版本仿真；單內(nèi)核VHDL和Verilog混合仿真；源代碼模版和助手，項目管理；集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號值、信號條件斷點等眾多調(diào)試功能；C和Tcl/Tk接口，C調(diào)試；對SystemC的直接支持，和HDL任意混合；支持SystemVerilog的設(shè)計功

52、能；對系統(tǒng)級描述語言的最全面支持，SystemVerilog, SystemC, PSL。ModelSim分幾種不同的版本：SE、PE、LE和OEM，其中SE是最高級的版本,而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA廠商設(shè)計工具中的均是其OEM版本。SE版和OEM版在功能和性能方面有較大差別，比如對于大家都關(guān)心的仿真速度問題，以Xilinx公司提供的OEM版本ModelSim XE為例，對于代碼少于40000行的設(shè)計，ModelSim SE 比ModelSim XE要快10倍；對于代碼超過40000行的設(shè)計，ModelSim SE要比ModelSi

53、m XE快近40倍。ModelSim SE支持PC、UNIX和LINUX混合平臺；提供全面完善以及高性能的驗證功能；全面支持業(yè)界廣泛的標準；Mentor Graphics公司提供業(yè)界最好的技術(shù)支持與服務(wù)。ModelSim的使用方法：1. 在D盤建立一個目錄DDS。用任何文本編輯器編輯一個簡單的例子程序，比如計數(shù)器counter.v。有clk、ena、reset輸入，cnt作為輸出。2. 打開Modelsim，首先create project，工程名隨意取了，比如命名為test，目錄設(shè)在modelsimStudy下，默認的庫work不變（這樣就不用管什么建立庫之類的東西了）。然后add exis

54、ting file，把counter.v加入當前工程。3. 編譯這個文件，通過之后，work下面會出現(xiàn)counter這個實體。然后選中它，右鍵，simulate（左鍵雙擊也可）。4. ModelSim有很多窗口，一開始只要選擇view下面的 objects 和 wave窗口就行了。舊版的signal窗口在6.0的版本改名為Objects。wave窗口剛打開時是空的，需要在objects窗口的 add -> wave -> signals in region。這時，wave上就有clk ena reset等信號了。5. 我們給clk來個輸入激勵，在object窗口中選中clk，右鍵選

55、clock，給它定義個時鐘。3.4 Verilog-HDL語言簡介硬件描述語言HDL是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。它可以使數(shù)字邏輯電路設(shè)計者利用這種語言來描述自己的設(shè)計思想，然后利用電子設(shè)計自動化(EDA)工具進行仿真，自動綜合到門級電路，再利用ASIC或FPGA實現(xiàn)其具體功能。在硬件描述語言出現(xiàn)之前，已經(jīng)有很多成功的軟件設(shè)計語言，比如 :Fortran、Pascal和C等，為什么不用這些語言描述硬件?因為這些軟件設(shè)計語言較合適描述順序執(zhí)行的程序，卻難以描述硬件的并發(fā)行為;軟件設(shè)計語言中沒有時序概念，難以描述信號間的時序關(guān)系。硬件描述語言自出現(xiàn)起，發(fā)展非常迅速，已經(jīng)

56、成功應(yīng)用在數(shù)字邏輯設(shè)計的各個階段，包括設(shè)計、仿真、驗證、綜合等，它們對設(shè)計自動化起到了極大的推動作用。 Verilog-HDL語言是硬件描述語言中的一種，它是在 1983年由Gat way Design Automation公司的 philMoothy首創(chuàng)。在 1984年一 1985年，Moorby設(shè)計出第一個關(guān)于Verilog一XL的仿真器， 1986年，他對 VerilogHDL的發(fā)展又做出了另一個巨大的貢獻，即提出了用于快速門級仿真的XL算法，使仿真速度有了很大提高。隨著這種仿真器的流行， verilog-HDL語言得到迅速發(fā)展。 1989年，Cadence公司收夠了Gate Way公司， Verilog-HDL語一言成為Cadenee公司的私有財產(chǎn)。由于Verilog私有性，妨礙了使用者之間的交流與共享，為與vHDL語言競爭，1990年，Cadenee公司決定公開 v