數(shù)字系統(tǒng)設(shè)計方法實用教案

1、課程(kchng)安排 一、可編程邏輯(lu j)器件基礎(chǔ) 二、數(shù)字系統(tǒng)設(shè)計方法 三、Verilog HDL硬件描述語言 四、開發(fā)軟件介紹 五、應(yīng)用實驗 六、考核方式第1頁/共27頁第一頁，共27頁。二、數(shù)字(shz)系統(tǒng)設(shè)計方法 1 EDA技術(shù)及其發(fā)展 2 數(shù)字(shz)系統(tǒng)設(shè)計技術(shù) 3 FPGA/CPLD的設(shè)計流程 4 常用的EDA軟件工具 5 EDA技術(shù)的發(fā)展趨勢第2頁/共27頁第二頁，共27頁。1.EDA技術(shù)(jsh)及其發(fā)展1.1 EDA技術(shù)(jsh)的發(fā)展EDA（Electronic Design Automation）就是以計算機(jī)為工作平臺，以EDA軟件工具為開發(fā)環(huán)境(hunjn

2、g)，以PLD器件或者ASIC專用集成電路為目標(biāo)器件設(shè)計實現(xiàn)電路系統(tǒng)的一種技術(shù)。第3頁/共27頁第三頁，共27頁。1.EDA技術(shù)(jsh)及其發(fā)展1.1 EDA技術(shù)(jsh)的發(fā)展1CAD（Computer Aided Design）設(shè)計后端使用的工具(gngj)（布局、布線、版圖繪制）2CAE（Computer Aided Engineering）設(shè)計前端使用得工具(gngj)（HDL仿真、邏輯綜合、時序分析）3EDA（Electronic Design Automation）涉及到設(shè)計的各個階段第4頁/共27頁第四頁，共27頁。1.EDA技術(shù)(jsh)及其發(fā)展1.2 EDA技術(shù)(jsh)的

3、應(yīng)用范疇第5頁/共27頁第五頁，共27頁。1.EDA技術(shù)(jsh)及其發(fā)展1.3 EDA技術(shù)(jsh)的新發(fā)展在在FPGAFPGA上實現(xiàn)上實現(xiàn)(shxin)DSP(shxin)DSP應(yīng)用應(yīng)用 嵌入式處理器軟核的成熟嵌入式處理器軟核的成熟 電子技術(shù)領(lǐng)域全方位融入電子技術(shù)領(lǐng)域全方位融入EDAEDA技術(shù)技術(shù) 更大規(guī)模的更大規(guī)模的FPGAFPGA和和CPLDCPLD器件不斷推出器件不斷推出 IPIP核的廣泛應(yīng)用核的廣泛應(yīng)用 高級硬件描述語言的出現(xiàn)高級硬件描述語言的出現(xiàn)第6頁/共27頁第六頁，共27頁。1.EDA技術(shù)(jsh)及其發(fā)展1.4現(xiàn)代EDA技術(shù)(jsh)的特征（1）采用(ciyng)硬件描述語

4、言（HDL）進(jìn)行設(shè)計（2）邏輯綜合與優(yōu)化（3）開放性和標(biāo)準(zhǔn)化（4）更完備的庫（Library）第7頁/共27頁第七頁，共27頁。2.數(shù)字系統(tǒng)設(shè)計(shj)技術(shù)2.1 Top-down設(shè)計(shj)Top-down的設(shè)計須經(jīng)過“設(shè)計驗證修改(xigi)設(shè)計再驗證”的過程，不斷反復(fù)，直到結(jié)果能夠?qū)崿F(xiàn)所要求的功能，并在速度、功耗、價格和可靠性方面實現(xiàn)較為合理的平衡。 第8頁/共27頁第八頁，共27頁。2.數(shù)字(shz)系統(tǒng)設(shè)計技術(shù) Top-down設(shè)計(shj)舉例第9頁/共27頁第九頁，共27頁。2.數(shù)字系統(tǒng)設(shè)計(shj)技術(shù)2.2 Bottom-up設(shè)計(shj)第10頁/共27頁第十頁，共27

5、頁。2.數(shù)字系統(tǒng)設(shè)計(shj)技術(shù)2.3 IP核與SOC設(shè)計(shj)IP（Intellectual Property）：原來）：原來(yunli)的的含義是指知識產(chǎn)權(quán)、著作權(quán)，在含義是指知識產(chǎn)權(quán)、著作權(quán)，在IC設(shè)計領(lǐng)域指設(shè)計領(lǐng)域指用于用于ASIC、ASSP和和PLD等當(dāng)中，并且是預(yù)先等當(dāng)中，并且是預(yù)先設(shè)計好的電路模塊。設(shè)計好的電路模塊。IP核（核（IP模塊）：指功能完整，性能指標(biāo)可靠，模塊）：指功能完整，性能指標(biāo)可靠，已驗證的、可重用的電路功能模塊。已驗證的、可重用的電路功能模塊。IP復(fù)用（復(fù)用（IP reuse）第11頁/共27頁第十一頁，共27頁。2.數(shù)字(shz)系統(tǒng)設(shè)計技術(shù)2.3 I

6、P核與SOC設(shè)計(shj)軟核軟核-是用是用HDLHDL文本形式提交給用戶，它經(jīng)過文本形式提交給用戶，它經(jīng)過RTLRTL級級設(shè)計設(shè)計(shj)(shj)優(yōu)化和功能驗證，但其中不含有任何優(yōu)化和功能驗證，但其中不含有任何具體的物理信息。具體的物理信息。 固固IP-介于軟核和硬核之間，除了完成軟核所有的設(shè)計介于軟核和硬核之間，除了完成軟核所有的設(shè)計外，還完成了門級電路綜合和時序仿真等設(shè)計環(huán)節(jié)。一外，還完成了門級電路綜合和時序仿真等設(shè)計環(huán)節(jié)。一般以門級電路網(wǎng)表的形式提供給用戶。般以門級電路網(wǎng)表的形式提供給用戶。硬硬IP-基于半導(dǎo)體工藝的物理設(shè)計，已有固定的拓?fù)浠诎雽?dǎo)體工藝的物理設(shè)計，已有固定的拓?fù)洳?/p>

7、局和具體工藝，并已經(jīng)過工藝驗證，具有可保證的布局和具體工藝，并已經(jīng)過工藝驗證，具有可保證的性能。其提供給用戶的形式是電路物理結(jié)構(gòu)掩模版圖性能。其提供給用戶的形式是電路物理結(jié)構(gòu)掩模版圖和全套工藝文件。和全套工藝文件。第12頁/共27頁第十二頁，共27頁。2.數(shù)字系統(tǒng)(xtng)設(shè)計技術(shù)2.3 IP核與SOC設(shè)計(shj)SOC： SYSTEM ON a CHIP第13頁/共27頁第十三頁，共27頁。3.FPGA/CPLD的設(shè)計(shj)流程3.1 FPGA/CPLD 的開發(fā)(kif)流程第14頁/共27頁第十四頁，共27頁。3.2 設(shè)計(shj)輸入3.FPGA/CPLD的設(shè)計(shj)流程1.

8、 原理圖輸入(Schematic diagrams )2、硬件(yn jin)描述語言 (HDL文本輸入)（1）ABEL-HDL（2）AHDL（3）VHDL（4）Verilog HDLIEEE標(biāo)準(zhǔn)標(biāo)準(zhǔn)硬件描述語言與軟件編程語言有本質(zhì)的區(qū)別硬件描述語言與軟件編程語言有本質(zhì)的區(qū)別第15頁/共27頁第十五頁，共27頁。3.3 功能(gngnng)仿真3.FPGA/CPLD的設(shè)計(shj)流程前仿真，不考慮延時信息前仿真，不考慮延時信息(xnx)驗證電路功能與結(jié)構(gòu)是否符合設(shè)計要求驗證電路功能與結(jié)構(gòu)是否符合設(shè)計要求使用專用的仿真工具使用專用的仿真工具第16頁/共27頁第十六頁，共27頁。3.3 綜合(z

9、ngh)（synthesize)3.FPGA/CPLD的設(shè)計(shj)流程將較高層次的設(shè)計描述自動轉(zhuǎn)化為較低層次描述的過程行為綜合：從算法(sun f)表示、行為描述轉(zhuǎn)換到寄存器傳輸 級（RTL）邏輯綜合：RTL級描述轉(zhuǎn)換到邏輯門級（包括觸發(fā)器）版圖綜合或結(jié)構(gòu)綜合：從邏輯門表示轉(zhuǎn)換到版圖表示， 或轉(zhuǎn)換到PLD器件的配置網(wǎng)表表示 綜合器是能夠自動實現(xiàn)上述轉(zhuǎn)換的軟件工具，是能將原理圖或HDL語言描述的電路功能轉(zhuǎn)化為具體電路結(jié)構(gòu)網(wǎng)表的工具第17頁/共27頁第十七頁，共27頁。3.3 綜合(zngh)（synthesize)3.FPGA/CPLD的設(shè)計(shj)流程C、ASM.程序(chngx)CPU

10、CPU指令指令/ /數(shù)據(jù)代碼：數(shù)據(jù)代碼：010010 100010 1100010010 100010 1100軟件程序編譯器軟件程序編譯器 COMPILERCOMPILER軟件編譯器和硬件綜合器區(qū)別軟件編譯器和硬件綜合器區(qū)別VHDL/VERILOG.程序 硬件描述語言硬件描述語言 綜合器綜合器 SYNTHESIZERSYNTHESIZER為為ASICASIC設(shè)計提供的設(shè)計提供的 電路網(wǎng)表文件電路網(wǎng)表文件（a）軟件語言設(shè)計目標(biāo)流程）軟件語言設(shè)計目標(biāo)流程（b）硬件語言設(shè)計目標(biāo)流程）硬件語言設(shè)計目標(biāo)流程第18頁/共27頁第十八頁，共27頁。3.4 適配（Fitter）3.FPGA/CPLD的設(shè)計(

11、shj)流程將綜合生成的邏輯網(wǎng)表根據(jù)具體的將綜合生成的邏輯網(wǎng)表根據(jù)具體的FPGA/CPLD器件進(jìn)行器件進(jìn)行配置配置實現(xiàn)實現(xiàn)(shxin)布局與布線（布局與布線（PAR，Place And Route）面積與速度的平衡面積與速度的平衡生成文件：仿真文件、編程文件生成文件：仿真文件、編程文件必須使用器件開發(fā)商提供的工具必須使用器件開發(fā)商提供的工具第19頁/共27頁第十九頁，共27頁。3.5 時序(sh x)仿真3.FPGA/CPLD的設(shè)計(shj)流程將布局布線生成的延時信息反標(biāo)注將布局布線生成的延時信息反標(biāo)注(bio zh)到設(shè)到設(shè)計網(wǎng)表中進(jìn)行的仿真計網(wǎng)表中進(jìn)行的仿真包含門延時和布線延時，仿真準(zhǔn)

12、確包含門延時和布線延時，仿真準(zhǔn)確第20頁/共27頁第二十頁，共27頁。3.6編程（Program） 3.FPGA/CPLD的設(shè)計(shj)流程 把適配后生成的編程文件裝入到把適配后生成的編程文件裝入到PLD器件中的過器件中的過程，或稱為配置、下載。程，或稱為配置、下載。 通常將對基于通常將對基于EEPROM工藝工藝(gngy)的非易失結(jié)的非易失結(jié)構(gòu)構(gòu)PLD器件的下載稱為編程（器件的下載稱為編程（Program），將基于），將基于SRAM工藝工藝(gngy)結(jié)構(gòu)的結(jié)構(gòu)的PLD器件的下載稱為配置器件的下載稱為配置（Configure）。）。第21頁/共27頁第二十一頁，共27頁。3.FPGA/CP

13、LD的設(shè)計(shj)流程第22頁/共27頁第二十二頁，共27頁。4.1集成(j chn)的CPLD/FPGA開發(fā)工具 4.常用(chn yn)的EDA工具軟件第23頁/共27頁第二十三頁，共27頁。4.2邏輯(lu j)綜合工具（Synthesis Tools）4.常用(chn yn)的EDA工具軟件第24頁/共27頁第二十四頁，共27頁。4.3仿真(fn zhn)工具（simulation tools）4.常用(chn yn)的EDA工具軟件第25頁/共27頁第二十五頁，共27頁。5.EDA技術(shù)(jsh)的發(fā)展趨勢u 超大規(guī)模集成電路的集成度和工藝水平不斷提高。超大規(guī)模集成電路的集成度和工藝水平不斷提高。u 市場對系統(tǒng)的集成度不斷提出更高的要求。市場對系統(tǒng)的集成度不斷提出更高的要求。u 高性能的高性能的EDAE