Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)及其應(yīng)用_12開(kāi)發(fā)工具介紹

1、第12章 開(kāi)發(fā)工具介紹 第第12章開(kāi)發(fā)工具介紹章開(kāi)發(fā)工具介紹 12.1 EDA基本工具基本工具 12.2 Verilog HDL開(kāi)發(fā)工具開(kāi)發(fā)工具 12.3 VeriLogger Pro概況概況 12.4 VeriLogger Pro使用指南使用指南 第12章 開(kāi)發(fā)工具介紹 12.1 EDA基本工具基本工具集成電路技術(shù)的發(fā)展不斷對(duì)EDA技術(shù)提出新的要求，并且促進(jìn)了EDA技術(shù)的發(fā)展。但是總的來(lái)說(shuō)，EDA系統(tǒng)的設(shè)計(jì)能力一直難以趕上集成電路技術(shù)發(fā)展的要求。EDA工具的發(fā)展經(jīng)歷了兩大階段：物理工具階段和邏輯工具階段?，F(xiàn)在的EDA和系統(tǒng)設(shè)計(jì)工具正被理解成一個(gè)整體的概念電子設(shè)計(jì)自動(dòng)化。物理工具用來(lái)完成設(shè)計(jì)中

2、的實(shí)際物理問(wèn)題，如芯片布局、印刷電路板布線等。另外它還能提供一些設(shè)計(jì)的電氣性能分析，如設(shè)計(jì)規(guī)則檢查等。這些工作現(xiàn)在主要由芯片生產(chǎn)廠家來(lái)完成。第12章 開(kāi)發(fā)工具介紹 邏輯工具是基于網(wǎng)表、布爾邏輯、傳輸時(shí)序等概念的。首先進(jìn)行設(shè)計(jì)輸入，包括原理圖輸入和硬件描述語(yǔ)言的輸入，然后邏輯工具對(duì)設(shè)計(jì)輸入進(jìn)行邏輯綜合、仿真、優(yōu)化等操作，最后生成物理工具可以接受的網(wǎng)表和VHDL、Verilog HDL的結(jié)構(gòu)化描述。在過(guò)去的30多年里，人們開(kāi)發(fā)了大量的EDA工具來(lái)進(jìn)行集成電路的設(shè)計(jì)，這些設(shè)計(jì)工具的分類如圖12.1所示。第12章 開(kāi)發(fā)工具介紹 圖12.1 設(shè)計(jì)工具分類第12章 開(kāi)發(fā)工具介紹 12.1.1 編輯器編輯器

3、編輯器包括文字編輯器和圖形編輯器。文件編輯器用來(lái)編輯硬件描述語(yǔ)言，比如VHDL和Verilog HDL。圖形編輯器可用于硬件設(shè)計(jì)的各個(gè)層次。在版圖級(jí)，圖形編輯器可以用來(lái)編輯表示硅工藝加工過(guò)程的幾何圖形。在其它層次，圖形編輯器還可以用來(lái)編輯硬件系統(tǒng)的方框圖、原理圖等。典型的原理圖輸入工具一般都具備下面三個(gè)功能：(1) 基本單元符號(hào)庫(kù)，主要包括基本單元的圖形符號(hào)和仿真模型。(2) 原理圖編輯器的編輯功能。(3) 產(chǎn)生網(wǎng)表的功能。第12章 開(kāi)發(fā)工具介紹 12.1.2 仿真器仿真器仿真器又稱模擬器，主要用來(lái)幫助設(shè)計(jì)者驗(yàn)證設(shè)計(jì)的正確性。硬件系統(tǒng)設(shè)計(jì)的各個(gè)層次都要用到仿真器。在數(shù)字系統(tǒng)中，硬件系統(tǒng)是由數(shù)字

4、邏輯器件以及它們之間的互連來(lái)表示的。仿真器的用途是確定系統(tǒng)的輸入/輸出關(guān)系，所采用的方法是把每一個(gè)數(shù)字邏輯器件映射為一個(gè)或幾個(gè)進(jìn)程，把整個(gè)系統(tǒng)映射為由進(jìn)程互連構(gòu)成的進(jìn)程網(wǎng)絡(luò)，這種由進(jìn)程互連組成的網(wǎng)絡(luò)就是設(shè)計(jì)的仿真模型。第12章 開(kāi)發(fā)工具介紹 12.1.3 檢查檢查/分析工具分析工具在集成電路設(shè)計(jì)的各個(gè)層次都會(huì)用到檢查/分析工具。在版圖級(jí)，必須用設(shè)計(jì)規(guī)則檢查工具來(lái)保證版圖所表示的電路能被可靠地制造出來(lái)。在邏輯門級(jí)，檢查/分析工具可以用來(lái)檢查是否有違反“扇出規(guī)則”的連接關(guān)系。時(shí)序分析器一般用來(lái)檢查最壞情況下電路中的最大和最小延時(shí)。第12章 開(kāi)發(fā)工具介紹 12.1.4 優(yōu)化優(yōu)化/綜合工具綜合工具優(yōu)化

5、/綜合工具用來(lái)把一種硬件描述轉(zhuǎn)換為另一種描述，這種轉(zhuǎn)換通常伴隨著某種設(shè)計(jì)上的改進(jìn)。在邏輯門級(jí)，可以用邏輯最小化對(duì)布爾表達(dá)式進(jìn)行簡(jiǎn)化。在RTL級(jí)，優(yōu)化工具可以用來(lái)確定控制序列和數(shù)據(jù)路徑的最優(yōu)組合。各個(gè)層次的綜合工具可以將硬件的高層次描述轉(zhuǎn)換為低層次描述，也可以將硬件的行為描述轉(zhuǎn)換為結(jié)構(gòu)描述。第12章 開(kāi)發(fā)工具介紹 12.2 Verilog HDL開(kāi)發(fā)工具開(kāi)發(fā)工具12.2.1 綜合工具綜合工具 各公司的綜合工具如表12.1所示。表 12.1 各公司的綜合工具 公 司 名 稱 綜 合 工 具 Avanti(ACEO Technology，Inc.) Asyn Cadence Design Syste

6、ms Inc. InVisia Exemplar Logic Leonardo Spectrum Memtor Graphics Corp. AutoLogic and PLDSynthesis Synopsys，Inc. Design Compiler and Behavioral Compiler Synplicity，Inc. Synplify 第12章 開(kāi)發(fā)工具介紹 12.2.2 仿真器仿真器各公司的仿真器及其網(wǎng)址如表12.2所示。表 12.2 各公司的仿真器 公 司 名 稱 仿 真 器 網(wǎng) 址 Avanti Corporation Polaris http:/ Cadence Des

7、ign Systems，Inc. NC Verilog & Verilog-XL http:/ Synopsys Inc. VCS http:/ SynaptiCAD Inc. VeriLogger Pro http:/ Fintronic USA， Inc. FinSim http:/ InnoLogic Systems Inc. ESP Symbolic Simulator http:/www.innologic- Mentor Graphics QuickHDL http:/ Model Technology ModelSim http:/ Dolphin Integration

8、 SMASH http:/www.dolphin.fr Simucad Silos III http:/ 第12章 開(kāi)發(fā)工具介紹 12.3 VeriLogger Pro概況概況VeriLogger Pro是SynaptiCAD 公司開(kāi)發(fā)的HDL語(yǔ)言仿真器，它支持VHDL與VerilogHDL兩種硬件描述語(yǔ)言，并支持多種標(biāo)準(zhǔn)，適用于多種操作平臺(tái)。它是EDA設(shè)計(jì)中不可缺少的一種有效工具，也是目前最流行的HDL語(yǔ)言仿真器之一。12.3.1 VeriLogger Pro適用平臺(tái)適用平臺(tái)VeriLogger Pro適用于以下平臺(tái)：(1) Microsoft Windows 95/98/NT。(2) HP

9、UX 11。(3) Solaris 2.6/7.0/8.0。第12章 開(kāi)發(fā)工具介紹 12.3.2 VeriLogger Pro支持的標(biāo)準(zhǔn)支持的標(biāo)準(zhǔn)VeriLogger Pro支持多種標(biāo)準(zhǔn)，可歸納如下：(1) IEEE 10761987 VHDL。(2) IEEE 10761993 VHDL。(3) IEEE Std 13641995 Verilog。第12章 開(kāi)發(fā)工具介紹 12.3.3 VeriLogger Pro進(jìn)行仿真的基本步驟進(jìn)行仿真的基本步驟使用VeriLogger Pro進(jìn)行仿真的基本步驟為：(1) 編寫(xiě)源程序文件。(2) 創(chuàng)建工程。(3) 向工程中添加文件。(4) 編譯源代碼。(5

10、) 調(diào)試程序。(6) 進(jìn)行仿真。第12章 開(kāi)發(fā)工具介紹 12.3.4 VeriLogger Pro的窗口構(gòu)成的窗口構(gòu)成如果VeriLogger Pro仿真器安裝于Windows 98操作系統(tǒng)下，當(dāng)PC機(jī)引導(dǎo)進(jìn)入操作系統(tǒng)后，桌面將出現(xiàn)VeriLogger Pro的圖標(biāo)，用鼠標(biāo)雙擊該圖標(biāo)就使系統(tǒng)進(jìn)入VeriLogger Pro仿真器的窗口，其窗口構(gòu)成如圖12.2所示。從圖12.2中可以看出，VeriLogger Pro除了主菜單、工具欄、狀態(tài)欄外，還有4個(gè)子窗口，它們分別是Project(工程)窗口、Parameter(參數(shù))窗口、Diagram(時(shí)序圖)窗口及Report(報(bào)告)窗口。主菜單中有

11、13個(gè)選項(xiàng)，各選項(xiàng)下還有子菜單，某些重要的主菜單選項(xiàng)與工具欄中的圖標(biāo)相對(duì)應(yīng)，用來(lái)快速操作。第12章 開(kāi)發(fā)工具介紹 圖12.2 VeriLogger Pro的窗口構(gòu)成第12章 開(kāi)發(fā)工具介紹 12.4 VeriLogger Pro使用指南使用指南12.4.1 創(chuàng)建與編輯一個(gè)創(chuàng)建與編輯一個(gè)Verilog語(yǔ)言的文件與工程語(yǔ)言的文件與工程創(chuàng)建與編輯一個(gè)Verilog語(yǔ)言的文件與工程，是利用VeriLogger Pro仿真器進(jìn)行仿真的第一步。1. 編寫(xiě)源程序文件編寫(xiě)源程序文件通過(guò)前面幾章的介紹，讀者利用Verilog HDL編寫(xiě)源程序文件已經(jīng)不成問(wèn)題，這里不再贅述。下面主要介紹VeriLogger Pro

12、仿真器中關(guān)于源程序文件的建立、保存、打開(kāi)等問(wèn)題。在屏幕上用鼠標(biāo)單擊Editor選項(xiàng)，此時(shí)出現(xiàn)如圖12.3所示的子菜單。第12章 開(kāi)發(fā)工具介紹 圖12.3 Editor選項(xiàng)的子菜單第12章 開(kāi)發(fā)工具介紹 通過(guò)Editor選項(xiàng)的子菜單，我們可以很容易地完成源程序文件的建立、保存、打開(kāi)等操作：(1) 建立：EditorNew HDL File。(2) 保存：EditorSave HDL File。(3) 打開(kāi)：EditorOpen HDL File。(4) 關(guān)閉：EditorClose。利用前面幾章所學(xué)的知識(shí)，并結(jié)合上面所述內(nèi)容，分別建立兩個(gè)源程序文件：add4.v與add4test.v，以用來(lái)進(jìn)行

13、后面的編譯與仿真操作，從而說(shuō)明VeriLogger Pro仿真器的使用方法。第12章 開(kāi)發(fā)工具介紹 為了便于以后說(shuō)明的方便，這里給出add4.v與add4test.v的源程序：add4.v的源程序：/* Full Adder *module fulladder(sum, c_out, x, y, c_in); output sum, c_out; input x, y, c_in; wire a, b, c; xor (a, x, y); xor (sum, a, c_in); and (b, x, y); and (c, a, c_in); or (c_out, c, b);endmodul

14、e第12章 開(kāi)發(fā)工具介紹 /* 4-Bit Adder * module FourBitAdder(sum, c_out, x, y, c_in); output 3:0 sum; output c_out; input 3:0 x, y; input c_in; wire c1, c2, c3; fulladder fa0(sum0, c1, x0, y0, c_in); fulladder fa1(sum1, c2, x1, y1, c1); fulladder fa2(sum2, c3, x2, y2, c2); fulladder fa3(sum3, c_out, x3, y3, c3

15、);endmodule第12章 開(kāi)發(fā)工具介紹 add4test.v的源程序：/*timescale 1ps / 1psmodule testbed(); reg c_in; reg 3:0 y; reg 3:0 x; wire c_out; wire 3:0sum; FourBitAdder A1(sum, c_out, x, y, c_in);第12章 開(kāi)發(fā)工具介紹 initial begin /SIGNAL x x = 4b0001; #25000 x = 4b0001; #25000 x = 4b0010; #25000 x = 4b0001; #25000 x = 4b0001; #2

16、5000 x = 4b1000;第12章 開(kāi)發(fā)工具介紹 #25000 x = 4b0001; #25000 x = 4b0001; #25000 x = 4b0010; #25000 x = 4b0011; #25000 ; end第12章 開(kāi)發(fā)工具介紹 initial begin /SIGNAL y y = 4b0001; #25000 y = 4b0010; #25000 y = 4b0011; #25000 y = 4b1111; #25000 y = 4b1111; #25000 y = 4b1111;第12章 開(kāi)發(fā)工具介紹 #25000 y = 4b0001; #25000 y =

17、4b0010; #25000 y = 4b0011; #25000 y = 4b1111; #25000; end第12章 開(kāi)發(fā)工具介紹 initial begin /SIGNAL c_in c_in = 1b0; #100000 c_in = 1b1; #25000 c_in = 1b0; #25000 c_in = 1b1; #100000; end initial #250000 $finish;endmodule第12章 開(kāi)發(fā)工具介紹 2. 創(chuàng)建工程創(chuàng)建工程在屏幕上用鼠標(biāo)單擊Project選項(xiàng)，此時(shí)出現(xiàn)如圖12.4所示的子菜單。單擊子菜單中的New HDL Project項(xiàng)，這樣就建立

18、了一個(gè)無(wú)名的工程。第12章 開(kāi)發(fā)工具介紹 圖12.4 Project選項(xiàng)的子菜單第12章 開(kāi)發(fā)工具介紹 3. 保存工程保存工程用鼠標(biāo)單擊主菜單中的Project選項(xiàng)，選擇子菜單中的Save HDL Project項(xiàng)，屏幕上會(huì)彈出如圖12.5所示的對(duì)話框。在對(duì)話框的文件名中輸入test，單擊保存按鈕，該文件名就以文件名test.hpj保存在當(dāng)前目錄下。此時(shí)Project子窗口的標(biāo)題如圖12.6所示。第12章 開(kāi)發(fā)工具介紹 圖12.5 保存對(duì)話框 第12章 開(kāi)發(fā)工具介紹 圖12.6 Project子窗口的標(biāo)題 第12章 開(kāi)發(fā)工具介紹 4. 向工程中添加文件向工程中添加文件在建立了工程之后，必須向該

19、工程中添加要仿真的源程序文件。在Project子窗口中單擊鼠標(biāo)右鍵，得到如圖12.7所示的彈出式菜單。選擇Add HDL File(s)項(xiàng)，屏幕上就出現(xiàn)Add File(s)對(duì)話框，如圖12.8所示。第12章 開(kāi)發(fā)工具介紹 圖12.7 添加文件的彈出式菜單 第12章 開(kāi)發(fā)工具介紹 圖12.8 添加文件對(duì)話框 第12章 開(kāi)發(fā)工具介紹 按住Shift鍵，選擇add4.v與add4test.v兩個(gè)文件，并單擊打開(kāi)按鈕，就將這兩個(gè)文件添加到剛才建立的test.hpj工程中，此時(shí)的Project子窗口如圖12.9所示。第12章 開(kāi)發(fā)工具介紹 圖12.9 添加文件后的Project子窗口第12章 開(kāi)發(fā)工具

20、介紹 5. 修改文件修改文件如果需要修改源程序文件，只需用鼠標(biāo)雙擊Project子窗口中相應(yīng)的文件名，即可打開(kāi)相應(yīng)的文件，以便查看或修改。例如需要修改文件add4.v，則用鼠標(biāo)雙擊Project子窗口中的D:Vlogger Examplesadd4.v項(xiàng)，屏幕上就出現(xiàn)add4.v的源程序文件，如圖12.10所示。對(duì)修改后的文件必須存盤(pán)，以保證更新原來(lái)的文件。第12章 開(kāi)發(fā)工具介紹 圖12.10 add4.v的源程序文件第12章 開(kāi)發(fā)工具介紹 12.4.2 Verilog語(yǔ)言工程的編譯語(yǔ)言工程的編譯在建立了新的工程并添加文件后，Project子窗口如圖12.9所示，從圖中只能看到文件名，而并不能

21、看出Verilog HDL源程序中各模塊的層次，這可通過(guò)對(duì)工程進(jìn)行編譯來(lái)實(shí)現(xiàn)。1. 工程編譯方法工程編譯方法Verilog語(yǔ)言工程的編譯方法有以下三種：(1) 利用工具欄上的按鈕。(2) 利用Simulate選項(xiàng)下子菜單中的Build項(xiàng)。(3) 利用快捷鍵F7。以上三種方法是等效的。第12章 開(kāi)發(fā)工具介紹 2. 編譯工程編譯工程利用上述三種編譯方法中的任一種對(duì)工程test.hpj進(jìn)行編譯，編譯后各子窗口的內(nèi)容發(fā)生了以下變化。Project子窗口不再是如圖12.9所示的只有兩個(gè)添加到工程中的文件名，而是經(jīng)過(guò)編譯后各源文件中模塊的分級(jí)樹(shù)狀結(jié)構(gòu)，如圖12.11所示。從圖中可以明顯看出，每一個(gè)源程序文

22、件由幾個(gè)模塊構(gòu)成，模塊包括的端口、信號(hào)與元件，以及端口與信號(hào)的類型。編譯后的Diagram子窗口如圖12.12所示，測(cè)試源程序文件add4test.v中頂層模塊的信號(hào)均自動(dòng)添加到該窗口中，而源程序文件add4.v中模塊的端口、信號(hào)及元件并不能添加到該窗口中，這一點(diǎn)需要讀者注意。這時(shí)信號(hào)并沒(méi)有任何波形顯示，因?yàn)檫€沒(méi)有對(duì)工程中的源程序文件進(jìn)行仿真操作，信號(hào)并未被賦值。第12章 開(kāi)發(fā)工具介紹 圖12.11 編譯后的Project子窗口第12章 開(kāi)發(fā)工具介紹 圖12.12 編譯后的Diagram子窗口第12章 開(kāi)發(fā)工具介紹 如果需要觀察測(cè)試源程序文件中頂層模塊的元件或元件中的端口、信號(hào)的變化，則必須將

23、相應(yīng)的元件或元件中的端口、信號(hào)添加到Diagram子窗口中去，這可通過(guò)下面的操作來(lái)實(shí)現(xiàn)。在編譯后的Project子窗口(如圖12.11所示)中找到要添加的元件或元件中的端口、信號(hào)，單擊鼠標(biāo)右鍵，系統(tǒng)彈出如圖12.13所示的上下文菜單，從中選擇Watch Components項(xiàng)即可。添加元件后的Diagram子窗口如圖12.14所示。第12章 開(kāi)發(fā)工具介紹 圖12.13 添加元件時(shí)的上下文菜單第12章 開(kāi)發(fā)工具介紹 圖12.14 添加元件后的Diagram子窗口第12章 開(kāi)發(fā)工具介紹 編譯后的Report子窗口如圖12.15所示，從圖中我們可以得到有關(guān)編譯時(shí)間、編譯順序及編譯成功的信息。由此可以

24、看到，工程編譯分為以下三個(gè)步驟進(jìn)行：(1) 讀入源程序文件，并將其轉(zhuǎn)換成內(nèi)部數(shù)據(jù)結(jié)構(gòu)，然后檢查語(yǔ)法錯(cuò)誤與語(yǔ)義錯(cuò)誤，包括未定義的變量、端口及變量的非法使用。第12章 開(kāi)發(fā)工具介紹 圖12.15 編譯后的Report子窗口第12章 開(kāi)發(fā)工具介紹 (2) 建立模塊的分級(jí)結(jié)構(gòu)，連接模塊端口，給變量分配內(nèi)存。如果某模塊被多次調(diào)用，則它的結(jié)構(gòu)也被復(fù)制多次。該步對(duì)模塊的調(diào)用、模塊參數(shù)的傳遞及內(nèi)存分配等問(wèn)題進(jìn)行錯(cuò)誤檢查。(3) 在引入函數(shù)與任務(wù)的同時(shí)，對(duì)模塊的分級(jí)結(jié)構(gòu)重新排列，確定分級(jí)層次名及表達(dá)式的大小。如果出現(xiàn)端口大小不匹配、函數(shù)與任務(wù)非法調(diào)用、表達(dá)式的大小不正確等錯(cuò)誤，則返回相應(yīng)的錯(cuò)誤信息。第12章 開(kāi)

25、發(fā)工具介紹 12.4.3 Verilog語(yǔ)言工程的調(diào)試語(yǔ)言工程的調(diào)試當(dāng)編譯失敗后，Report子窗口中有兩處可以得到錯(cuò)誤信息。一是verilog.log文件，該文件中包含編譯后的全部信息；二是Report子窗口中的Errors標(biāo)簽，它提供了有關(guān)錯(cuò)誤的簡(jiǎn)明信息，包括出錯(cuò)位置及出錯(cuò)原因。利用Errors標(biāo)簽中的錯(cuò)誤信息，很容易鏈接到源程序中相應(yīng)的位置，只需雙擊出錯(cuò)信息即可。例如，將源程序文件add4.v稍作改動(dòng)，然后重新編譯，便得到如圖12.16與圖12.17所示的出錯(cuò)信息。第12章 開(kāi)發(fā)工具介紹 改動(dòng)后的add4.v源程序如下：/* Full Adder *module fulladder(su

26、m, c_out, x, y, c_in); output sum, c_out; /input x, y, c_in;（第一處改動(dòng)：未定義輸入端口） wire a, b, c; xor (a, x, y); xor (sum, a, c_in); and (b, x, y); and (c, a, c_in); or (c_out, c, b);endmodule第12章 開(kāi)發(fā)工具介紹 /* 4-Bit Adder * module FourBitAdder(sum, c_out, x, y, c_in); output 3:0 sum; output c_out; input 3:0 x,

27、 y; input c_in; wire c1, c2, c3; fullader fa0(sum0, c1, x0, y0, c_in);（第二處改動(dòng)：fulladder 錯(cuò)寫(xiě)為fullader） fulladder fa1(sum1, c2, x1, y1, c1); fulladder (sum2, c3, x2, y2, c2);（第三處改動(dòng)：漏掉模塊調(diào)用名） fulladder fa3(sum3, c_out, x3, y3, c3);endmodule第12章 開(kāi)發(fā)工具介紹 根據(jù)圖12.16中verilog.log提供的出錯(cuò)信息，可知錯(cuò)誤發(fā)生在編譯過(guò)程的第一步，且圖12.16與圖1

28、2.17均說(shuō)明了源程序中包含端口未定義的錯(cuò)誤，修改第一處錯(cuò)誤，然后重新編譯，便可得到如圖12.18與圖12.19所示的出錯(cuò)信息。第12章 開(kāi)發(fā)工具介紹 圖12.16 改動(dòng)后第一次編譯verilog.log提供的出錯(cuò)信息 第12章 開(kāi)發(fā)工具介紹 圖12.17 改動(dòng)后第一次編譯Errors提供的出錯(cuò)信息第12章 開(kāi)發(fā)工具介紹 圖12.18 改動(dòng)后第二次編譯verilog.log提供的出錯(cuò)信息第12章 開(kāi)發(fā)工具介紹 圖12.19 改動(dòng)后第二次編譯Errors提供的出錯(cuò)信息第12章 開(kāi)發(fā)工具介紹 根據(jù)圖12.18提供的出錯(cuò)信息，可知錯(cuò)誤發(fā)生在編譯過(guò)程的第二步，且圖12.18與圖12.19均說(shuō)明了源程序

29、中包含模塊未定義與缺少模塊調(diào)用名的錯(cuò)誤。利用圖12.19中的出錯(cuò)信息找到源程序中相應(yīng)的出錯(cuò)位置，根據(jù)提示信息進(jìn)行修改即可。將第二處與第三處的錯(cuò)誤修改后，重新進(jìn)行編譯，便得到如圖12.15所示的編譯成功信息。第12章 開(kāi)發(fā)工具介紹 12.4.4 Verilog語(yǔ)言工程的仿真語(yǔ)言工程的仿真1. 工程仿真方法工程仿真方法VeriLogger Pro仿真器共有四種仿真方法：(1) 利用工具欄上的按鈕。(2) 利用工具欄上的按鈕，進(jìn)行單步仿真。(3) 利用Simulate選項(xiàng)的子菜單中的Run項(xiàng)。(4) 利用快捷鍵F5。以上四種仿真方法作用相同，且均在Debug Run仿真模式下使用。第12章 開(kāi)發(fā)工具介紹 2. 工程仿真模式工程仿真模式VeriLogger Pro仿真器支持兩種仿真模式：Auto Run和Debug Run。兩種仿真模式之間的變換通過(guò)工具欄上的按鈕來(lái)實(shí)現(xiàn)。如果當(dāng)前為Debug Ru