專用集成電路設(shè)計(jì)方法(復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室的ASIC講義)

1、專用集成電路設(shè)計(jì)方法專用集成電路設(shè)計(jì)方法俞軍Tel:53085050Email: 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室課課 程程 安安 排排4專用集成電路 概述 1 周4ASIC的設(shè)計(jì)流程和設(shè)計(jì)方法(重點(diǎn)) 設(shè)計(jì)描述,設(shè)計(jì)流程 1周 設(shè)計(jì)策略,綜合方法 1周 設(shè)計(jì)驗(yàn)證,ASIC設(shè)計(jì)中的考慮因素 1周 深亞微米設(shè)計(jì)方法和設(shè)計(jì)技術(shù)以及EDA技術(shù)的發(fā)展 1周復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室課課 程程 安安 排排4專用集成電路的測試方法 Design-for-Test Basics 2 周4可編程ASIC 可編程ASIC器件的結(jié)構(gòu),資源,分類

2、和開發(fā)系統(tǒng) 1周 Xilinx,Altera可編程器件 2周復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第一章第一章 專用集成電路概述專用集成電路概述41.1通用集成電路和專用集成電路 通用集成電路:市場上能買到的具有通用功能的集成電路 74 系列 ,4000系列 , Memory, CPU 等 專用集成電路ASIC(Application Specific Integrated Circuits) SUN SPARC Workstation 中的9塊電路,某些加密電路等復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第一章第一章 專用集成電路概述專用集成電

3、路概述 專用標(biāo)準(zhǔn)電路ASSP(Application-Specific Standard Products) Modem 芯片, DVD decoder , VCD decoder, audio DAC, Motor Servo DSP 等復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第一章第一章 專用集成電路概述專用集成電路概述41.2集成電路發(fā)展簡史1 112124040400040000 05005001000100015001500200020002500250030003000350035004000400047年1 2月47年1 2月1958年( TI)1958年

4、( TI)70年代初70年代初70年代中70年代中40004000 400004000050000050000028100000281000000 0500000050000001000000010000000150000001500000020000000200000002500000025000000300000003000000070年代中70年代中80年代80年代90年代90年代2000年2000年晶體管數(shù)晶體管數(shù)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第一章第一章 專用集成電路概述專用集成電路概述41.4集成電路設(shè)計(jì)和制造過程 設(shè)計(jì)過程 制定規(guī)范(SPEC)

5、系統(tǒng)設(shè)計(jì)(System Design) 電路設(shè)計(jì)(Circuit Design) 版圖設(shè)計(jì)(Layout Design) 制造過程 制版 掩膜版制造(MASK) 流片(Fab) 光刻,生長,擴(kuò)散,摻雜,金屬化,蒸鋁等產(chǎn)生Pn結(jié),NPN結(jié)構(gòu),MOS 電阻,電容等 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第一章第一章 專用集成電路概述專用集成電路概述 制造過程 測試(Testing) 以Spec和Test Vector 為標(biāo)準(zhǔn)檢測制造出的芯片是否滿足設(shè)計(jì)要求 封裝(Pakaging) 劃片(Cutting) 鍵合(Wire Bonding) 包封(Pakaging) 形式：

6、DIP, QFP,PLCC,PGA,BGA,FCPGA等復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第一章第一章 專用集成電路概述專用集成電路概述 集成電路功能測試示意圖輸入激勵軟件模擬實(shí)際測試比較/ 分析測試結(jié)果顯示和統(tǒng)計(jì)目標(biāo)值實(shí)測值復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室集成電路設(shè)計(jì)過程集成電路設(shè)計(jì)過程SpecificationFunctionDCCharacteristicsACCharacteristicsPackage MapESD EMCSystem DesignBehavioral&ArchitecturalRTL Level(VHDL

7、,Verilog)Circiut DesignDesign EntryFunction SimulationTiming SimulationFualt SimulationLayout DesignCellP&RPost Layout SimulationDRC ERC LVSGDSIITest VectorSynthesisNetlist復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第一章第一章 專用集成電路概述專用集成電路概述41.5ASIC技術(shù)現(xiàn)狀和發(fā)展趨勢 摩爾規(guī)律: 每十八個(gè)月, 集成度增加一倍,速度上升一倍,器件密度上升一倍1989 19921995199820

8、01集成度(萬管)Integration8-4020-8080-40010002000特征尺寸(um)Feature Size1-0.80.8-0.50.5-0.350.35-0.250.25-0.18典 型 頻 率Speed (Mhz)3060100200400連線延時(shí)WireDelay (ns/cm)0.91.52.63.66.1連線長度WireLength(Km)0.060.150.380.842.1硅片直徑(inch)Wafer Diameter4-566-888-12復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第一章第一章 專用集成電路概述專用集成電路概述 專用集

9、成電路預(yù)測與發(fā)展 SOC (System on a chip) 工藝(Process)由0.35um,0.25um,0.18um進(jìn)入0.13um,0.10um即高速,低壓,低功耗 EDA設(shè)計(jì)工具與設(shè)計(jì)方法必須變革以適應(yīng)深亞微米工藝的發(fā)展 (如 Single Pass , Physical Synthesis 等) 可編程器件向更高密度,更大規(guī)模和更廣泛的領(lǐng)域發(fā)展(如Mixed Signal ) MCM Analog 電路 - 高速,高精度,低功耗,低電壓 ASIC產(chǎn)品的發(fā)展動向 內(nèi)嵌式系統(tǒng) (Embeded System) (自動控制, 儀器儀表) 計(jì)算機(jī),通訊結(jié)合的系統(tǒng)芯片 (Cable M

10、odem, 1G ) 多媒體芯片 (Mpeg Decoder Encoder, STB , IA ) 人工智能芯片 光集成電路復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法42.1 概述 設(shè)計(jì)過程分 電路設(shè)計(jì)-前端設(shè)計(jì) 版圖設(shè)計(jì)-后端設(shè)計(jì) 設(shè)計(jì)流程(方法)分 自底向上(Bottom Up) 自頂向下(Top Down) 數(shù)字集成電路設(shè)計(jì) 行為方面 結(jié)構(gòu)方面 物理方面復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法42.1 概述 設(shè)計(jì)策略 設(shè)計(jì)描述 自動化設(shè)計(jì)的綜合方

11、法 設(shè)計(jì)驗(yàn)證方法 深亞微米設(shè)計(jì)方法和EAD 工具的發(fā)展復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法42.2設(shè)計(jì)描述 描述方面 行為描述 結(jié)構(gòu)描述 物理描述 設(shè)計(jì)抽象的層次 系統(tǒng)算法級 寄存器傳輸級(RTL級) 邏輯級和電路級 最低層的晶體管級電路復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法42.2.1.硬件描述語言HDL (Hardware Description Language) VHDL VHDL描述能力強(qiáng)，覆蓋面廣，可用于多種層次的電路描述， VHDL

12、的硬件描述與工藝技術(shù)無關(guān)，不會因工藝變化而使描述無效。 VHDL支持設(shè)計(jì)再利用(Reuse)方法，支持超大規(guī)模集成電路設(shè)計(jì)的分解和組合。 可讀性好，易于理解,國際標(biāo)準(zhǔn),具備通用性。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 VHDL設(shè)計(jì)描述由五種基本設(shè)計(jì)單元組成 設(shè)計(jì)實(shí)體說明(Entity declaration) 結(jié)構(gòu)體(Architecture body) 配置說明(Configuration declaration) 集合元說明(Package dec1aration) 集合元(Package body)復(fù)旦大學(xué)專用集

13、成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法ENTITY mux ISGENERIC (m:TIME:=2ns);PORT (in1,in2,sel:IN BIT;out1:OUT BIT);END mux;- 設(shè)計(jì)實(shí)體說明in1in2out1sel復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法AECHITECTURE twown1 OF mux ISBEGINIF sel=1 THEN out1=1;ELSE out1=in2 AFTER m;END twown1;- 行為

14、描述Yesnoin1in2out1復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法AECHITECTURE twown2 OF mux ISBEGINNOT:Sb=U0(sel);AND2:S1=U1(sel,in1);AND2:S2=U2(Sb,in2);OR:out1=U3(s1,s2);END twown2;- 結(jié)構(gòu)描述1in1in2selout1復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法AECHITECTURE twown3 OF mux ISBEGIN

15、NOT:Sb=U0(sel);NAND2:S1=U1(sel,in1);NAND2:S2=U2(Sb,in2);NAND:out1=U3(s1,s2);END twown3;- 結(jié)構(gòu)描述2in1in2selout1復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室VHDL 設(shè)計(jì)環(huán)境VHDL描述VHDL SourceFile分析器VHDLAnalyzer設(shè)計(jì)庫管理程序LibraryManager綜合器SythesisTool布圖布線器P&R仿真器Simulator設(shè)計(jì)單元設(shè)計(jì)庫Library復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程

16、和方法設(shè)計(jì)流程和方法 Verilog HDL 能用于行為描述和結(jié)構(gòu)描述，電路描述同時(shí)可以包含不同層次，且能和混合模式的模型一起進(jìn)行模擬 Verilog使用四值邏輯，即0，l，X和Z，其中“X”為不定態(tài)，Z為懸空態(tài) 使用的基本數(shù)據(jù)類型是 與和 寄存器。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 2.2.2 行為描述(算法描述) 舉例 一位全加器布爾表達(dá)式 : S = ABC+ABC+ACB+ABCCO=AB+AC+BC一位加法器ABCSCO0000000110010110110110010101011100111111ABCS

17、CO復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 Verilog-HDL 描述進(jìn)位算法描述module carry(co,a,b,c); output co;input a,b,c;wire #10 co=(a&b)|(a&c)|(b&c)end module復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 2.23結(jié)構(gòu)描述 RTL (register Transfer Level) 級 門級(Gate Level) 開關(guān)級(Switch Level) 電路級(C

18、ircuit Level) 4位加法器的結(jié)構(gòu)描述復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法4位加法器的結(jié)構(gòu)描述module add4(s,c4,ci,a,b);input3:0 a,b;input ci;output3:0 s;output c4;wire2:0 co;add a0 (co0,s0,a0,b0,ci);add a1 (co1,s1,a1,b1,c0);add a1 (co2,s2,a2,b2,c2);add a1 (co4,s3,a3,b3,co2);end module復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大

19、學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室module add(co,s,a,b,c);input a,b,c;output s,co;sum s1(s,a,b,c);carry c1(co,a,b,c);end modulemodule carry(co,a,b,c);input a,b,c;output co;wire x,y,z;and g1(x,a,b);and g2(y,a,c);and g3(z,b,c)or3 g4(co,x,y,z)end moduleabacbcco復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 開關(guān)級描述(1

20、)module carry (co, a, b, c); input a, b, c; output co; wire il, i2, i3, i4, i5, i6; nmos nl (i3, i4, a); nmos n2 (i4, vss, b); nmos n3 (i3, i5, b); nmos n4 (i5, vss, c); nmos n5 (i3, i6, a); nmos n6 (i6, vss, c); nmos n7 (co, vss, i3); pmos pi (il, vdd, a); pmos p2 (i2, il, b); pmos p3 (i3, i2, c);

21、pmosp4 (il, vdd, b); pmos p5 (i2, il, c); pmos p6 (i3, i2, a); pmos p7 (co, vdd, i3); end module復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 開關(guān)級描述(2)module carry (co, a, b, c);input a, b, c;output co;wire il, i2, i3, i4, en;nmos nl (il, vss, a);nmosn2 (il,

22、 vss, b);nmos n3 (en, il, c);nmos n4 (i2, vss, b);nmos ns (en, i2, a);pmospl(i3,vdd,b); .pmos p2 (en, i3, a); pmos p3(cn, i4, c);pmos p4 (i4, vdd, b);pmos p5 (i4, vdd, a);pmos p6 (co, vdd, en);pmos n6 (co, vss, en);end module復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)

23、計(jì)流程和方法設(shè)計(jì)流程和方法42.2.4 物理描述module add4; input a 3:0, b3:0;input ci;output s 3:0,outpu c4;boundary 0, 0, 100, 400;portport a 0 aluminum width=l origin =0, 25;port b 0 aluminum width=l origin =0, 75;port ci polysilicon width=lorigin =50, 0;port a 0 aluminum width=ladd so origin=0,0add a1 origin=0,100end

24、module復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法42.3 設(shè)計(jì)流程 2.3.1 bottom-Up 自底向上(Bottom-Up)設(shè)計(jì)是集成電路和PCB板的傳統(tǒng)設(shè)計(jì)方法,該方法盛行于七、八十年 設(shè)計(jì)從邏輯級開始，采用邏輯單元和少數(shù)行為級模塊構(gòu)成層次式模型進(jìn)行層次設(shè)計(jì)，從門級開始逐級向上組成RTL級模塊，再由若于RTL模塊構(gòu)成電路系統(tǒng) 對于集成度在一萬門以內(nèi)的ASIC設(shè)計(jì)是行之有效的,無法完成十萬門以上的設(shè)計(jì) 設(shè)計(jì)效率低、周期長，一次設(shè)計(jì)成功率低復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室System

25、 SpecificationArchitectural &BehavioralAnalysis ,Design,VerificationRTL Model &VerificationLogic/Test SynthesisGate Level VerificationTiming AnalysisAutomatic Test VectorGen.&Fault Sim.ASIC/FPGA Process&Layout DesignPost LayoutVerification(Timing)Chip LayoutDatabaseTop-Down Design FlowSpecificationS

26、tructuralDesign&PartitionGate Level Design &VerificationTiming AnalysisFault SimulationLayout Design &Verification(DRC,ERC,LVS)GDSII LayoutDataBottom-Up Design FlowOkYesModificationNoOkYesNoOkYesNoOkYesNo復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法42.3 設(shè)計(jì)流程 2.3.2 Top-Down設(shè)計(jì) Top-Down流程在ED

27、A工具支持下逐步成為IC主要的設(shè)計(jì)方法 從確定電路系統(tǒng)的性能指標(biāo)開始，自系統(tǒng)級、寄存器傳輸級、邏輯級直到物理級逐級細(xì)化并逐級驗(yàn)證其功能和性能復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 關(guān)鍵技術(shù) 首先是需要開發(fā)系統(tǒng)級模型及建立模型庫，這些行為模型與實(shí) 現(xiàn)工藝無關(guān)，僅用于系統(tǒng)級和RTL級模擬。 系統(tǒng)級功能驗(yàn)證技術(shù)。驗(yàn)證系統(tǒng)功能時(shí)不必考慮電路的實(shí)現(xiàn)結(jié) 構(gòu)和實(shí)現(xiàn)方法，這是對付設(shè)計(jì)復(fù)雜性日益增加的重要技術(shù)，目前系統(tǒng)級DSP模擬商品化軟件有Comdisco，Cossap等，它們的通訊庫、濾波器庫等都是系統(tǒng)級模型庫成功的例子。 邏輯綜合-

28、是行為設(shè)計(jì)自動轉(zhuǎn)換到邏輯結(jié)構(gòu)設(shè)計(jì)的重要步驟復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 Top-Down設(shè)計(jì)與Bottom-Up設(shè)計(jì)相比，具有以下優(yōu)點(diǎn): 設(shè)計(jì)從行為到結(jié)構(gòu)再到物理級，每一步部進(jìn)都進(jìn)行驗(yàn)證,提高了一次設(shè)計(jì)的成功率。 提高了設(shè)計(jì)效率，縮短了ASIC的開發(fā)周期，降低了產(chǎn)品的開發(fā)成本 設(shè)計(jì)成功的電路或其中的模塊可以放入以后的設(shè)計(jì)中提高了設(shè)計(jì)的再使用率(Reuse)。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法42.4 設(shè)計(jì)策略42.4.1 概述 設(shè)計(jì)參

29、數(shù) 電路性能，包括功能、速度，功耗和應(yīng)用特性 芯片尺寸 電路的可測性及測試碼生成的難易性; 設(shè)計(jì)周期 成功率(Time to Market) 經(jīng)濟(jì)性(Profit) 設(shè)計(jì)效率(Efficiency)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法42.4.2 結(jié)構(gòu)設(shè)計(jì) 層次設(shè)計(jì) 從高層到低層 從抽象到具體 利于多人同時(shí)設(shè)計(jì) 使設(shè)計(jì)思想清晰,設(shè)計(jì)工作簡化 規(guī)則設(shè)計(jì) 使一個(gè)電路系統(tǒng)變成大量不同的子模塊 盡可能地將電路劃分成一組相同或相似的模塊,盡可能采用規(guī)劃性結(jié)構(gòu)的設(shè)計(jì)，達(dá)到簡化設(shè)計(jì)的目的。 適用于設(shè)計(jì)的各個(gè)階段和層次復(fù)旦大學(xué)專用集成

30、電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室規(guī)則性在電路級的體現(xiàn);用倒相器和三態(tài)緩沖器構(gòu)成的單元電路復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法42.4.3 設(shè)計(jì)協(xié)調(diào) 模塊信號的標(biāo)準(zhǔn)化 信號輸入的驅(qū)動 輸入信號的寄存 輸出信號的寄存 模塊間的連接關(guān)系 串接結(jié)構(gòu) 迭代結(jié)構(gòu) 條件選擇復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法42.4.4模塊定時(shí) 采用公共時(shí)鐘(同步時(shí)序) 結(jié)構(gòu)清晰 較易驗(yàn)證 可測性好 關(guān)鍵路徑復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電

31、路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法42.5綜合方法42.5.1概述 對芯片高性能,高密度,高可靠性,設(shè)計(jì)周期的要求 包含三個(gè)層次 行為綜合 邏輯綜合 版圖綜合復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室算法描述編譯功能單元庫編譯中間格式分配控制器綜合反編譯控制流硬件邏輯數(shù)據(jù)流數(shù)據(jù)通路結(jié)構(gòu)描述文檔管理邏輯綜合2.5.2行為綜合過程復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室VHDL描述邏輯綜合, 優(yōu)化綜

32、合庫物理實(shí)現(xiàn)PCBASICFPGA邏輯綜合和優(yōu)化過程Logic Synthesis and Logic Optimization復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法42.5.3邏輯綜合和邏輯優(yōu)化 綜合過程是將VHDL描述轉(zhuǎn)換成非優(yōu)化約布爾等式的描述，也就是門級描述，讀轉(zhuǎn)換過程是綜合軟件自動完成的，其過程不受用戶控制。 RTL級描述-一般使用HDL硬件描述語言，從描述語句和結(jié)構(gòu)特征來分析可歸納為以下幾種情況: 使用if then-else和case語句來控制流程; 反復(fù)迭代 層次 字寬、位向量和位場 串行和并行操作 算術(shù)

33、、邏輯運(yùn)算和比較操作 寄存器的規(guī)定和分配。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室ENTITY counter IS PORT ( clk: IN STD_LOGIC; rs: IN STDJLOGIC; count_out: OUT STD_LOGIC_VECTOR(0 TO 2) END counter; ARCHITECTURE behav OF counter IS signal next_count: STD_LOGIC_VECTOR( 2 DOWNTO 0) BEGIN IF rs= 0 THEN count_out next_count next_coun

34、t next_count next_count next_count next_count = 000; END CASE; count_out MGA CBIC FCC FPGA 用于量少,上市要求快的產(chǎn)品 (NRE 和固定成本低 ,可變成本高(5倍于CBIC) CBIC, FCC 用于產(chǎn)量巨大的產(chǎn)品 ( NRE 和固定成本高, 但可變成本低, 在巨大產(chǎn)量的分?jǐn)偤?NRE 和固定成本變得不重要)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 2.7 設(shè)計(jì)指標(biāo)-設(shè)計(jì)指標(biāo)書的內(nèi)容如下: ASIC芯片總體說明，包括以下細(xì)節(jié): 芯片及

35、標(biāo)識符; 芯片功能及用途的簡要說明; 特性說明; ASIC的封裝及管腳說明: 芯片的封裝說明及封裝圖; 管腳名及管腳類型; 管腳功能的簡要說明; 管腳信號特性的說明。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 ASIC的使用說明: 直流規(guī)格: 包括電源電壓、管腳電平和管腳接口特性。其中管腳電平,應(yīng)指明讀管腳采用的是TTL或CMOS或ECL類型的電平，同時(shí)應(yīng)指明電壓最小、最大值范圍。 交流規(guī)格: 通常是指ASIC電路的工作頻率，包括時(shí)鐘頻率以及輸入信號的建立時(shí)間和保持時(shí)間，輸出延遲時(shí)間，還包括其它關(guān)鍵信號的定時(shí)，例如最小脈沖寬

36、度等。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 2.9 ASIC設(shè)計(jì)的綜合因素考慮: ASIC 設(shè)計(jì)要求 軟硬件的折衷 ASIC的實(shí)現(xiàn)方式 采用的制造工藝及工藝生產(chǎn)線(Foundry) 測試 封裝 開發(fā)費(fèi)用和生產(chǎn)成本 市場復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 2.10深亞微米設(shè)計(jì)方法和設(shè)計(jì)技術(shù) 2.10.1深亞微米工藝給集成電路設(shè)計(jì)帶來的新問題 元件模型變化 電路元件延遲減小，互連線延遲增大(5070%,0.35um) 串?dāng)_和噪聲 時(shí)鐘線和電源線的

37、影響 功耗和散熱問題 鋁線的電遷移造成連線斷裂 熱載流子對ASIC可靠性的影響 邏輯與物理的反復(fù)設(shè)計(jì)問題(0.8um-1次,0.5um-5次,0.35um-10次)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 2.10深亞微米設(shè)計(jì)方法和設(shè)計(jì)技術(shù) 2.10.2深亞微米設(shè)計(jì)方法和設(shè)計(jì)技術(shù)的改進(jìn) 高層次設(shè)計(jì)規(guī)劃(Floorplanning) 在行為級驗(yàn)證成功，進(jìn)入寄存器傳輸級設(shè)計(jì)中生成RTL模塊的物理抽象，進(jìn)行預(yù)布局，結(jié)合物理特征，得到布局、時(shí)序及面積以及互連線信息，由此產(chǎn)生的綜合優(yōu)化的約束條件，便綜合生成的門級時(shí)序得到較好的控制;

38、 經(jīng)門級功能及時(shí)序驗(yàn)證，并生成門級物理抽象，設(shè)計(jì)規(guī)劃進(jìn) 行更精確的布局探索和各模塊驅(qū)動、延遲的分析計(jì)算，并精確地得到關(guān)鍵路徑的延時(shí)和電路時(shí)序; 在物理級，將門級設(shè)計(jì)得到的驅(qū)動、延遲信息作一規(guī)劃分析并作為時(shí)序驅(qū)動布局布線的約束條件。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 綜合優(yōu)化技術(shù)-進(jìn)人深亞微米設(shè)計(jì)階段，由于互連線延遲超過單元延遲，綜合技術(shù)必須考慮由此引起的時(shí)序問題，改進(jìn)電路時(shí)序特性有以下幾點(diǎn)措施: 使用預(yù)布局得到的互連線模型替代原來的連線負(fù)載模型，原來模型是對指定工藝庫單元的扇出和RC樹的統(tǒng)計(jì)模型，它沒有考慮深亞微米連

39、線的種種影響，而互連模型是使用設(shè)計(jì)規(guī)則工具得到的互連特性模型。它能比較精確地反映互連延遲、分布特性及RC特性 使用設(shè)計(jì)規(guī)劃工具得到的時(shí)序約束和互連線模型去驅(qū)動綜合優(yōu)化過程，由此得到滿足時(shí)序要求的綜合結(jié)果。在物理級，將門級設(shè)計(jì)得到的驅(qū)動、延遲信息作一規(guī)劃分析并作為時(shí)序驅(qū)動布局布線的約束條件復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 將綜合技術(shù)與版圖設(shè)計(jì)算法結(jié)合起來，產(chǎn)生基于布局的物理綜合工具，它將時(shí)序約束、邏輯網(wǎng)表和布局拓?fù)潢P(guān)系一起進(jìn)行分析、調(diào)整。例如，根據(jù)電路驅(qū)動與負(fù)載情況，調(diào)整緩沖器和驅(qū)動單元的大小私布局;根據(jù)時(shí)序要求，減

40、少可能存在的長連線及并行走線，減少時(shí)鐘線的影響，生成較優(yōu)的時(shí)鐘樹布局。 總之，使布局布線能滿足電路的時(shí)序要求。 采用行為級綜合技術(shù)，這種高層次綜合的任務(wù)是實(shí)現(xiàn)從系統(tǒng)級算法描述到底層結(jié)果級表示的轉(zhuǎn)換，其核心技術(shù)是調(diào)度和分配。調(diào)度(scheduling)是將操作賊給所指定的控制步，在滿足約束條件下使得給定的目標(biāo)函數(shù)(例如控制步數(shù)、硬件資源、延遲和功耗)最小。分配是將操作和數(shù)據(jù)賦給相應(yīng)的功能單元和寄存器，其目標(biāo)是便所占用的硬件資源最少。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 模擬技術(shù)- 模擬是設(shè)計(jì)的基礎(chǔ)，從行為級、RTL級到門

41、級，從邏輯功能摸擬、時(shí)序模擬到故障模擬，模擬過程就是驗(yàn)證的過程。對于深亞微米設(shè)計(jì)，設(shè)計(jì)的數(shù)據(jù)巨量增加，電路的時(shí)序復(fù)雜性等對模擬技術(shù)提出更高的要求。總的來說，近年來模擬技術(shù)有以下幾方面的發(fā)展: 傳統(tǒng)的線性延遲模型不再適用，需要建立考慮高速、低電壓、低功耗以及負(fù)載和工藝影響的模型;精碗的模型可以保證電路功能和時(shí)序的設(shè)計(jì)正確，這是ASIC設(shè)計(jì)過程的核心 門級模擬過程變?yōu)橄冗M(jìn)行單位延遲的功能模擬，得到門級網(wǎng)表，然后使用設(shè)計(jì)規(guī)劃工具估算由于互連線、負(fù)載、輸入信號變化速率等影響產(chǎn)生的延遲信息，再將它們和網(wǎng)表及功能模型一起模擬，得到門級功能和時(shí)序結(jié)果復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)

42、實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 采用基于時(shí)鐘的節(jié)拍式 (Cycle-Based)模擬技術(shù)，它比傳統(tǒng)使用的事件驅(qū)動技術(shù)耍快幾個(gè)量級。這種技術(shù)通常適用于同步電路的功能驗(yàn)證，但不能作時(shí)序驗(yàn)證。Synopsys公司近年推出的CycloneRTL級迷你軟件，是利用高層次節(jié)拍模擬技術(shù)開發(fā)的，適用于VLSI的RTL級設(shè)計(jì)及相應(yīng)的測試程序進(jìn)行仿真，由于不需要象常規(guī)的將RTL級描述轉(zhuǎn)換為門級描述長時(shí)間的編譯步驟，使模擬時(shí)間大大縮短。 深亞微米電路的時(shí)序分析成為設(shè)計(jì)的中心問題，靜態(tài)時(shí)序分析是解決電路時(shí)序問題行之有效的方法復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章

43、第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 布圖技術(shù)-布圖技術(shù)是集成電路芯片物理設(shè)計(jì)的關(guān)鍵技術(shù)，雖然早在八十年代;已經(jīng)實(shí)現(xiàn)了布局布線自動化，但由于深亞微米設(shè)計(jì)中又出現(xiàn)了時(shí)序問題和設(shè)計(jì)數(shù)據(jù)量巨大的問題，顯然采用以前的布圖技術(shù)是無法解決: 時(shí)序驅(qū)動(Timing Driven)和性能驅(qū)動(PerformanceDriven)是近幾年布圖技術(shù)發(fā)展的方向。對于VLSI芯片設(shè)計(jì)來說，希望有一種快速的時(shí)序驅(qū)動,性能驅(qū)動的布局布線技術(shù)，這樣可以在短時(shí)間內(nèi)試探多種布圖的可能性，而且可以將快速預(yù)布局、預(yù)布線得到的結(jié)果反饋給綜合優(yōu)化工具，對網(wǎng)表和時(shí)序進(jìn)行優(yōu)化，這種技術(shù)也是物理設(shè)計(jì)規(guī)劃工具的基礎(chǔ) 進(jìn)入深亞微米階段，

44、使用層次化設(shè)計(jì)和購買知識產(chǎn)權(quán)(IP)模塊的可能性增多，因此布局布線工具應(yīng)能靈活地處理模塊，能夠把IP模塊、 第三方廠商提供的模塊和設(shè)計(jì)人員自已開放的模塊有機(jī)地組合起來復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 深亞微米的布線設(shè)計(jì)是一重要課題，金屬線的層數(shù)已從二、三層上 升到六層左右。因此首先要支持多層布線，可以進(jìn)行通道式或基于區(qū)域的布線，也可以是二者混合型的。通道式布線是一傳統(tǒng)方法，它要求單元排列成行，行與行之間留出互連線通道，通道寬度可以調(diào)節(jié)，以保證100%約有通率。另一種區(qū)域布線是假設(shè)單元布局固定，在確定的區(qū)域內(nèi)完成布線

45、。前一種方法無法預(yù)測芯片大小，后一種方法比較死板苛求兩者的優(yōu)化組合是所謂混合型布線方法。布線還要考慮采用寬線條克服 電遷移問題，避免高頻串?dāng)_，以及對平行線分布電容計(jì)算，對電源線、時(shí)鐘線也應(yīng)合理分布，以保證時(shí)序要求 總之提高布圖質(zhì)量和布通率，滿足時(shí)序要求是布圖的目標(biāo)。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 內(nèi)嵌式系統(tǒng)和軟硬件協(xié)同開發(fā)技術(shù)-內(nèi)嵌式式系統(tǒng)是硬件與軟件協(xié)同設(shè)計(jì)實(shí)現(xiàn)特定要求的系統(tǒng)，在內(nèi)嵌式系統(tǒng)中，通常包括有微處理器模塊、專用電路模塊以及存放應(yīng)用軟件代碼的ROM、RAM等。在設(shè)計(jì)過程中需要硬件與軟件緊密配合，共同完成

46、一定的電路功能，所以也稱為硬軟件協(xié)同設(shè)計(jì) 設(shè)計(jì)重用方法(Design Reuse)-片上系統(tǒng)的設(shè)計(jì)是極其復(fù)雜的，采用設(shè)計(jì)重用方法是行之有效的。設(shè)計(jì)重用方法是將 ASIC設(shè)計(jì)中核心部分的設(shè)計(jì)可以不用修改或只作少量修改就可用在其它的設(shè)計(jì)之中。也就是說，對于一些有價(jià)值的模塊或IP(Intellectual Property)，設(shè)計(jì)一次，可以便用多次。 設(shè)計(jì)重用在概念上是簡單的，但是實(shí)現(xiàn)起來也有一定的難度。首先 設(shè)計(jì)重用方法需要一定的設(shè)計(jì)環(huán)境和設(shè)計(jì)工具,常規(guī)的Top-Down設(shè)計(jì)方法應(yīng)作適當(dāng)擴(kuò)展。首先要建立設(shè)計(jì)重用模塊的系統(tǒng)級模型及相應(yīng)的模 塊庫，也就是用VHDL或Verilog語言編寫行為級模型，進(jìn)

47、行行為級驗(yàn)證然后是綜合優(yōu)化，直到物理設(shè)計(jì)和工藝制造，經(jīng)測試和試用證實(shí)設(shè)計(jì)正確無誤后，復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 才能把該模塊的行為級模型、RTL級模型等存人重用模塊庫。因此設(shè)計(jì)工具應(yīng)具有對重用模塊的建立,修改,調(diào)用和管理的功能 也應(yīng)具有對重用模塊和其它方式生成的模塊協(xié)同設(shè)計(jì)和界面格式轉(zhuǎn)換的能力。 設(shè)計(jì)重用的應(yīng)用一般有兩種情況。一種情況是重用模塊包含了行為級模塊和RTL模塊，也就是事先已經(jīng)把模塊的行為級描述綜合成適合于某一工藝過程的形式，設(shè)計(jì)時(shí)只需要將ASlC行為級模型分配成專用工藝過程的RTL級描述，然后調(diào)用

48、所需的RTL級模塊，一起進(jìn)行邏輯綜合.第二種情況是針對某一特定工藝過程，將設(shè)計(jì)重用模塊除了硬件塊外還有軟件塊。軟件塊是執(zhí)行特定操作的一般程序。例如微處理機(jī)中的微程序,它們通常以代碼形式放置在ROM中，這種軟件硬化的ROM也稱為固件，因此軟件塊一般以ROM形式出現(xiàn)。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 設(shè)計(jì)重用也是深亞微米設(shè)計(jì)的主要方法，設(shè)計(jì)重用也是對IP的再使用，通常可以把設(shè)計(jì)成功的子模塊建成一個(gè)核心模塊庫，

49、以便在以后的ASIC RTL級設(shè)計(jì)中調(diào)用。常用的核心模塊可以有MPU、DSP、A/D、D/A、RAM、ROM、輸入/輸出接口以及加法器、乘法器等。設(shè)計(jì)重用方法對于超大規(guī)?；蚋笠?guī)模的集成電路設(shè)計(jì)尤其適用。 2.11集成電路 CAD技術(shù)發(fā)展概況 計(jì)算機(jī)輔助設(shè)計(jì)(CAD) 計(jì)算機(jī)輔助測試(CAT) 計(jì)算機(jī)輔助工程(CAE) 計(jì)算機(jī)輔助制造(CAM) 電子設(shè)計(jì)自動化-EDA(Electronics Design Automation)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法 電子設(shè)計(jì)自動化-EDA(Electronics Des

50、ign Automation) 第一代-繪圖及版圖圖形編輯,七十年代IC發(fā)展初期 第二代-邏輯模擬和版圖設(shè)計(jì)自動化,八十年代，集成電路巳從中規(guī)模發(fā)展到大規(guī)模 第三代-概念驅(qū)動設(shè)計(jì)和Top-Down的設(shè)計(jì)方法l;從八十年代后期 第四代-深亞微米設(shè)計(jì)技術(shù)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第二章第二章ASIC設(shè)計(jì)流程和方法設(shè)計(jì)流程和方法復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC44.1概述 可編程邏輯器件 (programable Logic Device)簡稱PLD 70年代 PROM, PLA, PAL 80年

51、代初 GAL Latice 公司 84年 EPLD (CPLD) Altera 公司 85年 FPGA Xilinx 公司 90年代0.18um, 1.8V, 56層布線,幾百萬門,速度200MHz,內(nèi)部RAM, 片內(nèi)DLL,豐富的布線資源. 強(qiáng)大的EDA軟件和IP支持,朝高速,高密度,低功耗,大容量方向發(fā)展 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC44.1概述 可編程ASIC (FPGA,CPLD)特點(diǎn) 規(guī)模較大(幾千門幾百萬門) 適用于時(shí)序,組合等各種邏輯電路 大部分具有重復(fù)特性 設(shè)計(jì)周期短,風(fēng)險(xiǎn)小,設(shè)計(jì)費(fèi)用低 現(xiàn)場和在系統(tǒng)編程復(fù)旦

52、大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC44.2可編程ASIC器件的結(jié)構(gòu),資源和分類 44.2.1基本結(jié)構(gòu) 可編程ASIC器件包含有三種編程資源: 可編程邏輯功能塊 (LOGIC FUNCTION BLOCKS) 可編程輸入輸出塊 (I/O BLOCKS) 可編程連線資源 (INTERCONECT)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電

53、路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4可編程邏輯功能塊 (LOGIC FUNCTION BLOCKS) 可編程邏輯塊是ASIC器件實(shí)現(xiàn)邏輯功能的主要部分。目前的可編程ASIC器件中有三種不同類型的基本邏輯單元 基于查找表的邏輯單元結(jié)構(gòu) 基于多路選擇器的邏輯單元結(jié)構(gòu)。 傳統(tǒng)可編程陣列邏輯。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4可編程輸入一輸出塊I/O提供外部封裝腿與內(nèi)部邏輯塊之間的接口。I/O的設(shè)計(jì)須考慮許多要求 支持輸入、輸出、雙向、集電極開路和三態(tài)輸出模式 與同一生產(chǎn)廠家的其它可編程ASIC系列芯片接口 可根據(jù)需要選擇

54、高驅(qū)動能力高速或低功耗、低噪聲等等。 要求1/0塊能兼容多個(gè)電壓標(biāo)準(zhǔn)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4可編程連線資源提供邏輯功能塊與邏輯功能塊之間及邏輯功能塊與I/O之間的連線。 連線資源的延遲特性直接影響芯片的性能。按布線延遲可否預(yù)先估算，可編程互連資源可分為統(tǒng)計(jì)型和確造型二類復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC44.2.2編程技術(shù)-可編程邏輯器件是通過可編程開關(guān)來實(shí)現(xiàn)器件內(nèi)部連線和邏輯功能塊的編程控制。習(xí)慣上把編程開關(guān)的實(shí)現(xiàn)方法稱為編程技術(shù)。 可編程ASIC的編程

55、技術(shù)主要可分為 靜態(tài)RAM (SRAM)編程技術(shù) 浮柵編程技術(shù) 反熔絲編程技術(shù) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4SRAM編程技術(shù) SRAM編程技術(shù)是由靜態(tài)存貯單元來實(shí)現(xiàn)編程控制的。對芯片內(nèi)陣列分布的SRAM加載不同的配置數(shù)據(jù)，芯片可實(shí)現(xiàn)不同的邏輯功能。 編程控制是用SRAM單元去控制傳輸門或多路選擇器，每個(gè)靜態(tài)存儲單元載入配置數(shù)據(jù)中的一位，控制FPGA邏輯單元陣列中的一個(gè)編程選擇。采用SRAM編程技術(shù)可以重復(fù)編程，且電路編程構(gòu)造與再構(gòu)造的速度很快復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編

56、程可編程ASIC復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4SRAM編程技術(shù) 采用SRAM編程技術(shù)，芯片一旦斷電，SRAM編程數(shù)據(jù)就會丟失，因此使用時(shí)需要在ASIC芯片外附加一個(gè)非易失性的存儲器。通常用一個(gè)PROM或EPROM器件實(shí)現(xiàn)。并且由于內(nèi)部編程控制使用大量的傳輸門開關(guān)，使電阻較大，對信號的傳輸速度有一定影響。每個(gè)SRAM編程點(diǎn)一般需要6-7個(gè)NMOS管實(shí)現(xiàn)，因此芯片的面積相對較大。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與

57、系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC 采用SRAM 編程技術(shù)時(shí)，通常將一定格式的配置數(shù)據(jù)存放于ASIC芯片外附加的PROM或EPROM中，在系統(tǒng)加電進(jìn)行配置時(shí)，將配置數(shù)據(jù)加入ASIC芯片內(nèi)的SRAM單元中，亦可由微處理器控制，直接將數(shù)據(jù)加載SRAM單元中 目前采用SRAM編程技術(shù)的ASIC產(chǎn)品，主要有XilinxFPGA各個(gè)系列，AlteraFLEX各個(gè)系列和APEX系列的產(chǎn)品以及AT&T公司的DRCA系列產(chǎn)品等。Actel的系統(tǒng)可編程門陣列 (SPGA)也采用了SRAM編程技術(shù)復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4反熔絲(

58、Antituse)編程技術(shù) 反熔絲編程技術(shù)是相對于熔絲技術(shù)而提出的。熔絲技術(shù)用于PROM，PLD器件中，編程時(shí)把熔絲編程器件的熔絲燒斷。反熔絲技術(shù)則相反，編程前，編程器件呈現(xiàn)十分高的阻抗 (100M),當(dāng)加上編程電壓時(shí)，則建立低電阻(500)，處于永久的導(dǎo)通狀態(tài)，因而是一次性編程的。 反熔絲編程的優(yōu)點(diǎn): 開關(guān)面積小，導(dǎo)通電阻低。 不需要附加PROM或EPROM，保密性好。 主要缺點(diǎn)是一次性編程，成本相對提高。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4反熔絲(Antituse)編程技術(shù) Actel公司的ACT系列FPGA采用反熔絲編程技術(shù)

59、。美國的QuickLogic公司及Xlinx8100系列，也采用反熔絲技術(shù)。由于需求問題，Xlinx已放棄反熔絲技術(shù)，Cypress也不采用反熔絲編程元件而要推出基于SRAM的產(chǎn)品。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC4浮柵編程技術(shù) 浮柵編程技術(shù)包括EPROM、EEROM及閃速存儲器(Flash Memory)。這三種存儲器都是用懸浮柵存儲電荷的方法來保存編程數(shù)據(jù)的，因此在斷電時(shí)，存儲的數(shù)據(jù)不會丟失 浮柵編程技術(shù)具有可擦除性，電路可再構(gòu)造，并且可作為非丟失器件，在掉電后仍能保持編程數(shù)據(jù)，不需要外接永久性存儲器。 浮柵編程技術(shù)的工藝較

60、復(fù)朵，功耗比較高。 浮柵編程技術(shù)的主要產(chǎn)品是Altera公司的Classic和MAX系列產(chǎn)品，Latice，AMD公司的產(chǎn)品也采用浮柵編程技術(shù)，Xlinx的CPLD產(chǎn)品采用FastFlash技術(shù)。復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗(yàn)室第四章第四章 可編程可編程ASIC44.2.3可編程邏輯單元結(jié)構(gòu) 可編程邏輯單元是可編程ASIC的核心，是可編程ASlC器件實(shí)現(xiàn)各種邏輯功能的基