基于MATLAB與FPGA技術(shù)的DPSK解調(diào)設(shè)計

1、分類號 存檔編號 華北水利水電大學(xué)North China University of Water Resources and Electric Power 畢 業(yè) 設(shè) 計題目：基于FPGA技術(shù)的DPSK解調(diào)器設(shè)計 院 系 ：信息工程學(xué)院 專 業(yè) ：電子信息工程 姓 名 ： 學(xué) 號 ： 指導(dǎo)教師 ： 獨立完成與誠信聲明本人鄭重聲明：所提交的畢業(yè)設(shè)計（論文）是本人在指導(dǎo)教師的指導(dǎo)下，獨立工作所取得的成果并撰寫完成的，鄭重確認(rèn)沒有剽竊、抄襲等違反學(xué)術(shù)道德、學(xué)術(shù)規(guī)范的侵權(quán)行為。文中除已經(jīng)標(biāo)注引用的內(nèi)容外，不包含其他人或集體已經(jīng)發(fā)表或撰寫過的研究成果。對本文的研究做出重要貢獻(xiàn)的個人和集體，均已在文中作了

2、明確的說明并表示了謝意。本人完全意識到本聲明的法律后果由本人承擔(dān)。畢業(yè)設(shè)計（論文）作者簽名： 指導(dǎo)導(dǎo)師簽名： 簽字日期： 簽字日期：畢業(yè)設(shè)計（論文）版權(quán)使用授權(quán)書本人完全了解華北水利水電學(xué)院有關(guān)保管、使用畢業(yè)設(shè)計（論文）的規(guī)定。特授權(quán)華北水利水電學(xué)院可以將畢業(yè)設(shè)計（論文）的全部或部分內(nèi)容公開和編入有關(guān)數(shù)據(jù)庫提供檢索，并采用影印、縮印或掃描等復(fù)制手段復(fù)制、保存、匯編以供查閱和借閱。同意學(xué)校向國家有關(guān)部門或機(jī)構(gòu)送交畢業(yè)設(shè)計（論文）原件或復(fù)印件和電子文檔（涉密的成果在解密后應(yīng)遵守此規(guī)定）。畢業(yè)設(shè)計（論文）作者簽名： 導(dǎo)師簽名：簽字日期： 簽字日期：華北水利水電大學(xué)畢業(yè)設(shè)計目 錄摘要：1第1章 FPG

3、A概述41.1 FPGA的基本概念及發(fā)展歷程41.2 FPGA的結(jié)構(gòu)和工作原理51.3 IP核的概念61.4 Xlinx器件簡介8第2章 開發(fā)環(huán)境及語言簡介102.1 VHDL語言介紹102.1.2 VHDL語言112.2 FPGA開發(fā)環(huán)境介紹12第3章 DPSK解調(diào)系統(tǒng)183.1 DPSK解調(diào)原理183.2 DPSK信號調(diào)制203.3 Costas環(huán)233.4鑒相器及環(huán)路濾波器343.5符號同步環(huán)383.6碼型變換423.7DPSK解調(diào)全系統(tǒng)VHDL實現(xiàn)44總 結(jié)48致 謝49參考文獻(xiàn)50附 錄51附錄1：外文翻譯51附錄2：畢業(yè)設(shè)計任務(wù)書58附錄3：華北水利水電大學(xué)本科生畢業(yè)設(shè)計開題報告5

4、9II基于FPGA技術(shù)的DPSK解調(diào)器設(shè)計摘要：相移鍵控（PSK）是指根據(jù)數(shù)字基帶信號的兩個電平使載波相位在兩個不同的數(shù)值之間切換的一種調(diào)制方法。PSK是一種性能優(yōu)良的調(diào)制方式，在數(shù)字通信的三中調(diào)制方式（ASK、FSK、PSK）中，就頻帶利用率和抗噪聲性能來看，都是PSK系統(tǒng)最佳。DPSK是為了克服PSK系統(tǒng)相位模糊問題產(chǎn)生的一種調(diào)整手段。由于PSK系統(tǒng)是用載波的絕對位來判斷調(diào)制數(shù)據(jù)，在信號傳輸過程及解調(diào)過程中，容易出現(xiàn)相位翻轉(zhuǎn)，則在解調(diào)端無法準(zhǔn)確判斷原始數(shù)據(jù)。DPSK是根據(jù)前后數(shù)據(jù)之間的相位差來判斷數(shù)據(jù)信息，即使在接收解調(diào)端發(fā)生相位翻轉(zhuǎn)，由于數(shù)據(jù)之間的相對相位差不會發(fā)生改變，所以可以有效解決

5、相位翻轉(zhuǎn)帶來的問題。DPSK(Differential Phase Shift Keying)在數(shù)據(jù)傳輸中，尤其是在中速和中高速的數(shù)據(jù)通信中得到了廣泛地應(yīng)用。 雖然相移鍵控有較好的抗干擾性，在有衰落的信道中也能獲得很好的效果，但在進(jìn)行數(shù)據(jù)通信中，數(shù)據(jù)交換速率和可靠性是相互矛盾的，需要根據(jù)具體的應(yīng)用要求進(jìn)行取舍。 由于 DPSK 在編碼數(shù)據(jù)時是利用相位的角度來表征“1”或“0”，如果遇到“1”和“0”相互交替時就會出現(xiàn)波形的突變，從而引起高次諧波干擾，同時找不到信號的起始位置，給調(diào)制解調(diào)時相位的跟蹤帶來困難。因此，在某些高質(zhì)量的通訊中，需要對這種通訊方式加以改進(jìn)。對于一個完整的無線通信系統(tǒng)來講，

6、接收解調(diào)技術(shù)是其最核心的技術(shù)。本文利用VHDL語言對DPSK解調(diào)系統(tǒng)中的載波同步環(huán)、符號同步環(huán)及碼型變換的FPGA實現(xiàn)做了詳細(xì)的分析，DPSK解調(diào)全系統(tǒng)的FPGA實現(xiàn)只需將這三個模塊互相連接。通過ISE、Modelsim、Matlab完成整個電路的設(shè)計、仿真和驗證。從仿真結(jié)果中能看出，當(dāng)信噪比比較低時，環(huán)路也能正確鎖定，但是信噪比越低，鎖定后的更新頻率（環(huán)路濾波器輸出）波動越大，解調(diào)數(shù)據(jù)的誤碼率越大。 關(guān)鍵詞：DPSK VHDL 相移鍵控 Matlab中圖分類號：TN2401 Design of DPSK demodulator based on FPGA TechnologyAbstract

7、：Phase shift- keying (PSK) is defined according to two levels so that the digital baseband signal to a carrier phase modulation between the two different values in the handover. PSK is an excellent modulation, the modulation in three ways (ASK, FSK, PSK) digital communication, on the bandwidth effic

8、iency and noise performance, the PSK system is the best . DPSK(Differential Phase Shift Keying) phase PSK system in order to overcome the problem of generating a fuzzy adjustment means . Since the PSK system is used to determine the absolute position carrier modulated data in the signal transmission

9、 process and the demodulation process , prone to phase inversion , the client can not accurately determine the demodulation raw data . DPSK is based on the phase difference between the data before and after the data to determine , even at the receiving end demodulation phase inversion occurs , due t

10、o the relative phase difference between the data does not change , so it can effectively solve the problems caused by phase inversion . DPSK data transmission , especially widely used in medium-speed and high-speed data communications. Although the phase shift keying better noise immunity , there is

11、 fading channels can get good results, but during data communication, data exchange rate and reliability are mutually contradictory, depending on the application needs require trade-offs. Since when DPSK encoded data is used to characterize a 1 or 0 using phase angle , if you encounter a 1 and 0 wil

12、l appear alternately with each other when the waveform mutation , causing high harmonic interference, while can not find the start position signal to the modulation and demodulation of a phase tracking difficult. Thus, in some high-quality communication, needs to be improved to such communication. F

13、or a complete wireless communication system is concerned, the reception and demodulation technique is its core technology. In this paper, DPSK demodulation system loop carrier synchronization , symbol synchronization pattern transform Central and FPGA implementation of a detailed analysis , DPSK dem

14、odulation whole system FPGA just these three modules are interconnected. By ISE, modelism, matable complete the design , simulation and verification of the entire circuit . Can be seen from the simulation results when the SNR is relatively low, the loop is correctly locked, but the lower the SNR , t

15、he frequency ( the loop filter output ) after locking the volatility of the demodulated data error rate increases.Key words: DPSK VHDL Phase shift keying Matlab 第1章 FPGA概述1.1 FPGA的基本概念及發(fā)展歷程1.1.1基本概念 因為數(shù)字集成電路逐漸取代傳統(tǒng)的模擬電路，并且不斷的更新?lián)Q代，出現(xiàn)了可編程邏輯器件（Programmable Logic Device ，PLD），其中最廣泛的現(xiàn)場可編程門陣列（Field Program

16、mable Gate Array，F(xiàn)PGA）因為良好的并行運算能力，以及無與倫比的可重配置性、可擴(kuò)展性能，成功成為了現(xiàn)在電子信息產(chǎn)品中非常重要乃至不可缺少的部分，并且在現(xiàn)代數(shù)字濾波器的設(shè)計中，即數(shù)字信號處理等方面應(yīng)用十分廣泛，出現(xiàn)了具有較強(qiáng)通用性的硬件平臺，核心硬件設(shè)計逐步轉(zhuǎn)變?yōu)檐浖O(shè)計。1.1.2發(fā)展歷程集成度及 FPGA解決方案 增加可編程嵌 增加動態(tài)可重計算性能 增加可配置軟 增加可配置 入式uPs單元 配置XtremDSP 增加可配置 核加法器和乘 硬核乘法器 單元軟件 可配置邏輯 存儲單元 法器單元 單元軟件 和IO單元 硬件硬件 硬件硬件 硬件 1985 1987 1992 199

17、9 2001 2004圖1.1 FPGA的發(fā)展歷程1.2 FPGA的結(jié)構(gòu)和工作原理1.2.1 FPGA的結(jié)構(gòu)圖1.2 FPGA芯片內(nèi)部結(jié)構(gòu)示意圖1）可編程輸入/輸出單元（IOB）2）可配置邏輯塊（CLB）3）數(shù)字時鐘管理模塊（DCM）4）嵌入式塊RAM(BRAM)）豐富的布線資源）底層內(nèi)嵌功能單元）內(nèi)嵌專用硬核1.2.2 FPGA的工作原理 FPGA由片內(nèi)的RAM中的程序進(jìn)行工作狀態(tài)的設(shè)置，根據(jù)不同的配置模式，采用不同的編程方式。加電后FPGA芯片將EPROM數(shù)據(jù)讀入到片內(nèi)的RAM中，配置完成后進(jìn)入工作模式，斷電后，F(xiàn)PGA恢復(fù)為白片，內(nèi)部邏輯關(guān)系消失，以便反復(fù)使用。1.3 IP核的概念1.3

18、.1 IP核的概念I(lǐng)P(Intelligent Property)核即具有知識產(chǎn)權(quán)的集成電路模塊或軟件功能模塊的總稱，具有反復(fù)驗證和特定功能的宏模塊，可以移植到不同的半導(dǎo)體工藝中（與芯片制造工藝無關(guān)）。通常IP核以提供方式可分為硬核、固核和軟核三類：、硬核(Hard IP Core) 硬核是設(shè)計人員不能對其修改的在EDA設(shè)計領(lǐng)域經(jīng)過驗證的設(shè)計版圖：系統(tǒng)設(shè)計對各個模塊的時序嚴(yán)格要求；保護(hù)知識產(chǎn)權(quán)。是的其復(fù)用難度大，只能特定使用，適用范圍窄，但性能優(yōu)良、可靠穩(wěn)定。、固核（Firm IP Core） 固核在EDA設(shè)計領(lǐng)域中是帶有平面規(guī)劃信息的網(wǎng)表。設(shè)計靈活性較差，但可靠性較高，是目前的主流形式。 、

19、軟核（Soft IP Core） 軟核是綜合前的寄存器傳輸級模型，即對電路的硬件語言描述 ；是已通過功能仿真的功能模塊，需要綜合后布局布線才能使用。其靈活性比較高，可移植性強(qiáng)，而且允許用戶進(jìn)行配置；但其對模塊的預(yù)測較低，容易使后續(xù)的工作發(fā)生錯誤，有一定的設(shè)計風(fēng)險，但仍然是應(yīng)用最廣泛的形式。 1.3.2 乘法器模塊本設(shè)計中主要用到乘法器，簡單介紹下乘法器模塊。如圖：圖1.3 雙輸入的乘法器核產(chǎn)生界面上圖中：A、B為兩個輸入信號；P為輸出信號；CLK驅(qū)動時鐘信號，其在上升沿有效；CE是時鐘使能信號，高電平有效；SCLR為同步清零控制，在高電平時輸出信號P清零。根據(jù)本實例設(shè)置參數(shù)如下圖：圖1.4設(shè)置

20、參數(shù)圖1.5 設(shè)置參數(shù)1.4 Xlinx器件簡介1.4.1 Spartan系列器件Spartan系列使用于普通的工業(yè)、商業(yè)等領(lǐng)域。在本設(shè)計中，主要用到Spartan-3，其他還包括Spartan-2、Spartan-2E、Spartan-3A、Spartan-3E以及Spartan-6等。1.4.2 Spartan-6系列 Spartan-6系列FPGA采用可靠的低功耗45nn以及9層金屬布線工藝技術(shù)生產(chǎn)。這一新系列產(chǎn)品實現(xiàn)了低風(fēng)險、低成本、低功耗以及高性能的完美平衡。Sparan6系列FPGA的高效雙寄存器6輸入LUT邏輯結(jié)構(gòu)利用了可靠成熟的Vinex架構(gòu)，支持跨平臺兼容性以優(yōu)化系統(tǒng)性能。豐

21、富的內(nèi)建系統(tǒng)級模塊包括DSP邏輯片，高速收發(fā)器以及PCI Express接口內(nèi)核，能夠提供更高程度的系統(tǒng)級集成Spartan一6系列FPGA專門針對成本和功率敏感的市場（如汽車娛樂、平板顯示以及視頻監(jiān)控）采用了特殊技術(shù)。新的高性能集成存儲器控制器支持DDR、DDR2、DDR3和移動動DDR存儲器，硬內(nèi)核的多端口總線結(jié)構(gòu)能夠提供可預(yù)測的時序和高達(dá)400MHZ的性能。在設(shè)計向?qū)Чぞ叩闹С窒拢瑸镾pain6系列FPGA構(gòu)建存儲控制器的過程變得非常簡單和直接。先進(jìn)功率管理器技術(shù)方面創(chuàng)新以及可選的1.0V低功耗內(nèi)核使得Spartan6系列FPGA能夠比前一代Spartzan系列功耗降低多達(dá)65?？焖凫`活

22、的I/O支持超過12Gbps的存儲器訪問帶寬，兼容3.3V電壓并且采用了更為綠色的ROHs兼容無鉛封裝。Spartans6的每個Slice包括6個6輸入的LUT和8個寄存器（Flip-Flop),DPSK48A1硬核包括1個1818bit的乘法器、1個加法器和1個累加器，每個BRAM可作為1個18Kbit的存儲器使用，也可以作為兩個獨立的9Kbit存儲器使用；每個CMT包括2個DCM和1個DLL模塊。第2章 開發(fā)環(huán)境及語言簡介2.1 VHDL語言介紹2.1.1 HDL語言 HDL(Hardware Description Language)，是硬件描述語言。顧名思義，硬件描述語言就是指對硬件電

23、路進(jìn)行行為描述、寄存器傳輸描述或者結(jié)構(gòu)化描述的一種新興語言。HDL文本輸入硬件描述語言是用文本的形式描述硬件電路的功能，信號連接關(guān)系以及時序關(guān)系。它雖然沒有圖形輸入那么直觀，但功能更強(qiáng)，可以進(jìn)行大規(guī)模，多個芯片的數(shù)字系統(tǒng)的設(shè)計。常用的HDL有ABEL，VHDL和Verilog HDL等。種類 主流的HDL分為VHDL和Verilog HDL。VHDL誕生于1982年。在1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE- 1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口

24、。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。Verilog HDL是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。1985年Moorby推出它的第三個商用仿真器Verilog-XL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。1989年CADENCE公司收購了GDA公司，使得VerilogHDL成為了該公司的獨家專利。1990年CADENCE公司公開發(fā)表了Verilog HDL,并成立LVI

25、組織以促進(jìn)Verilog HDL成為IEEE標(biāo)準(zhǔn)，即IEEE Standard 1364-1995。由于GDA公司本就偏重于硬件，所以不可避免地Verilog HDL就偏重于硬件一些，故Verilog HDL的底層統(tǒng)合做得非常好。而VHDL的邏輯綜合就較之Verilog HDL要出色一些。所以，Verilog HDL著重強(qiáng)調(diào)集成電路的綜合，而VHDL強(qiáng)調(diào)于組合邏輯的綜合。所以筆者建議，你作重于集成電路的設(shè)計，則只需Verilog HDL就可以了，若你要進(jìn)行大規(guī)模系統(tǒng)設(shè)計，則你就必須學(xué)習(xí)VHDL。目前在我國廣泛應(yīng)用的硬件描述語言主要有：ABEL語言、AHDL語言、Verilog語言、和VHDL語

26、言，其中Verilog語言和VHDL語言最為流行。2.1.2 VHDL語言 VHDL（Very-High-Speed Integrated Circuit HardwareDescription Language）誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自IEEE-1076（簡稱87版)之后，各EDA公司相繼推出自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，簡稱93版。VH

27、DL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多EDA公司支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。 特點與優(yōu)勢 1、功能強(qiáng)大、設(shè)計靈活 2、支持廣泛、易于修改 3、強(qiáng)大的系統(tǒng)硬件描述能力 4、獨立于器件的設(shè)計、與工藝無關(guān) 5、很強(qiáng)的移植能力 6、易于共享和復(fù)用 （1）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 （2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計

28、進(jìn)行仿真模擬。 （3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 （4）對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 （5）VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨立的設(shè)計。VHDL的基本結(jié)構(gòu)與語法 一個VHDL設(shè)計由若干個VHDL文件構(gòu)成，每個文件主要包含如下三個部分中的一個 或全部：1）程序包（Package）；2）

29、實體（Entity）；3）構(gòu)造體（Architecture）； 4）庫(library)；2.2 FPGA開發(fā)環(huán)境介紹2.2.1 ISE開發(fā)套件Xilinx目前是世界上最大的FPGA/CPLD生產(chǎn)商之一，由早期的Fundation系列逐步發(fā)展了今天日益成熟的集成軟件環(huán)境(Integrated Software Environment，ISE)系列，它集成了從設(shè)計輸入、仿真、邏輯綜合、布局布線與實現(xiàn)、時序分析、程序下載與配置、功耗分析等全面的設(shè)計流程所需要的工具。如圖：圖2.1 ISE軟件工作的主界面圖 2.2.2 Modelsim仿真軟件Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語

30、言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù)IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計的首選仿真軟件。主要特點： RTL和門級優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺跨版本仿真； 單內(nèi)核VHDL和Verilog混合仿真； 源代碼模版和助手，項目管理； 集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對象Virtual Object、Memory窗

31、口、Assertion窗口、源碼窗口顯示信號值、信號條件斷點等眾多調(diào)試功能； C和Tcl/Tk接口，C調(diào)試； 對SystemC的直接支持，和HDL任意混合； 支持SystemVerilog的設(shè)計功能； 對系統(tǒng)級描述語言的最全面支持，SystemVerilog，SystemC，PSL； ASIC Sign off。 可以單獨或同時進(jìn)行行為（behavioral）、RTL級、和門級（gate-level）的代碼。ModelSim分幾種不同的版本：SE、PE、LE和OEM，其中SE是最高級的版本，而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA廠商設(shè)計工具中的

32、均是其OEM版本。SE版和OEM版在功能和性能方面有較大差別，比如對于大家都關(guān)心的仿真速度問題，以Xilinx公司提供的OEM版本ModelSim XE為例，對于代碼少于40000行的設(shè)計，ModelSim SE 比ModelSim XE要快10倍；對于代碼超過40000行的設(shè)計，ModelSim SE要比ModelSim XE快近40倍。ModelSim SE支持PC、UNIX和LINUX混合平臺；提供全面完善以及高性能的驗證功能；全面支持業(yè)界廣泛的標(biāo)準(zhǔn)；Mentor Graphics公司提供業(yè)界最好的技術(shù)支持與服務(wù)。圖2.2 modelsim軟件工作的主界面圖2.2.3 MATLAB軟件主

33、要功能 1.數(shù)值分析 2.數(shù)值和符號計算 3.工程與科學(xué)繪圖 4.控制系統(tǒng)的設(shè)計與仿真 5.數(shù)字圖像處理 6.數(shù)字信號處理 7.通訊系統(tǒng)設(shè)計與仿真 8.財務(wù)與金融工程特點及優(yōu)勢: 1) 友好的工作平臺和編程環(huán)境； 2) 簡單易用的程序語言 3) 強(qiáng)大的科學(xué)計算機(jī)數(shù)據(jù)處理能力 4) 出色的圖形處理功能 5）應(yīng)用廣泛的模塊集合工具箱 6)使用的程序接口和發(fā)布平臺 7)包括用戶界面的應(yīng)用軟件開發(fā)軟件界面如圖：圖2.3 matlab軟件工作的主界面圖2.2.4 FPGA設(shè)計流程FPGA的設(shè)計流程大致可以分為以下幾步： 、設(shè)計準(zhǔn)備 、設(shè)計輸入 、設(shè)計綜合 、功能仿真 、設(shè)計實現(xiàn) 、布局布線后仿真 、程序

34、下載 明確設(shè)計功能及對外接口設(shè)計輸入（HDL輸入、原理圖輸入、IP核、DSP等方式）設(shè)計綜合（XST工具或Synplify工具）功能仿真（Modelsim工具）設(shè)計實現(xiàn)（翻譯、映射、布局布線）布局布線后仿真（Modelsim工具）程序下載結(jié)束如圖所示 ： 圖2.4 FPGA的設(shè)計流程圖2.2.5 MATLAB與ISE的聯(lián)合使用MATLAB與ISE的聯(lián)合使用過程中 ，通常使用MATLAB輔助FPGA設(shè)計，一般情況下分為三類： ）由MATLAB軟件仿真、設(shè)計出來的參數(shù)直接在FPGA設(shè)計中實現(xiàn)。 ）在仿真測試過程中，由MATLAB仿真產(chǎn)生出所需特性的測試數(shù)據(jù)并存在數(shù)據(jù)文件中，由ISE等開發(fā)軟件讀取測

35、試數(shù)據(jù)作為輸入數(shù)據(jù)源，由ISE仿真出的結(jié)果數(shù)據(jù)存放在另一數(shù)據(jù)文件中，MATLAB在讀取由ISE仿真后的數(shù)據(jù)，并對數(shù)據(jù)進(jìn)行分析，以此判斷FPGA的程序是富婆滿足要求。 ）由MATLAB軟件設(shè)計出相應(yīng)的數(shù)字信號處理系統(tǒng)，并在MATLAB軟件中直接將MATLAB代碼轉(zhuǎn)換成VHDL或Verilog HDL語言代碼，在ISE或Quartus等開發(fā)環(huán)境中直接嵌入這些代碼即可。第3章 DPSK解調(diào)系統(tǒng)3.1 DPSK解調(diào)原理DPSK解調(diào)技術(shù)實際上就是兩個鎖相環(huán)路的實現(xiàn)：載波同步環(huán)及位同步環(huán)。其中載波同步環(huán)用于在接收端恢復(fù)出與發(fā)射端同頻同相的載波信號，以便接收端的相干解調(diào)；位同步環(huán)則用于在接收端恢復(fù)出與發(fā)射碼

36、率相同的位同步時鐘信號號，以確保每個數(shù)據(jù)位只采樣一次，且在眼圖張開最大處采樣，以保證采樣時的信噪比最高。DPSK解調(diào)系統(tǒng)可分為載波同步環(huán)、符號同步環(huán)及碼型模塊其總體原理框圖如下圖所示。 圖3.1 DPSK解調(diào)總體原理圖DPSK方式是用前后相鄰碼元的載波相對相位變化來表示數(shù)字信息假設(shè)前后相鄰碼元的載波相位差為v功,可定義一種數(shù)字信息與v價之間的關(guān)系為表示數(shù)字信息 0 表示數(shù)字信息 1則一組二進(jìn)制數(shù)字信息與其對應(yīng)的DPSK信號的載波相位關(guān)系如下所示:二進(jìn)制數(shù)字信息： 1 1 0 1 0 0 1 1 1 0DPSK信號相位：0 0 0 0 0 0 或: 0 0 0 0 0 數(shù)字信息與之間的關(guān)系也可以

37、定義為表示數(shù)字信息 1 表示數(shù)字信息 0DPSK信號的實現(xiàn)方法:首先對二進(jìn)制數(shù)字基帶信號進(jìn)行差分編碼,將絕對碼表示二進(jìn)制信息變換為用相對碼表示二進(jìn)制信息,然后再進(jìn)行絕對調(diào)相,從而產(chǎn)生二進(jìn)制差分相位鍵控信號DPSK信號。 其解調(diào)原理是:1)對DPSK信號進(jìn)行相干解調(diào),恢復(fù)出相對碼;2)再通過碼反變換器變換為絕對碼,從而恢復(fù)出發(fā)送的二進(jìn)制數(shù)字信息 圖3.2 DPSK信號調(diào)制過程波形圖上圖表示的是DPSK的時域波形圖，信號的頻譜特性更能體現(xiàn)無線信號的特征。信號帶寬是其中重要的一個頻譜特性。信號的帶寬有多種定義，一個常用的定義為：信號能量或功率的主要部分集中的頻率范圍。信號的絕對帶寬定義為信號的非零值

38、功率在頻域上占的范圍。常用的帶寬度量方法是使用3db帶寬（半功率帶寬）刻畫頻譜的分散程度。3db帶寬定義為比峰值低3db的頻率范圍。3.2 DPSK信號調(diào)制 DPSK解調(diào)系統(tǒng)的FPGA設(shè)計與實現(xiàn)需要在FPGA平臺上實現(xiàn)對中頻采樣DPSK數(shù)字信號的解調(diào)，需要利用MATLAB仿真輸入FPGA芯片的數(shù)字信號。數(shù)字接收機(jī)大多是在中頻采樣進(jìn)行AD采樣，然后全部進(jìn)行數(shù)字化處理。因此，需要仿真出中頻采樣后的DPSK已調(diào)信號。根據(jù)DPSK信號的調(diào)制原理，需要先將原始二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成相對二進(jìn)制數(shù)據(jù)，為提高發(fā)射端的功率利用，降低噪聲的影響，需要對相對數(shù)據(jù)形成濾波，濾波后的數(shù)據(jù)通過相乘器與載波信號相乘完成調(diào)制過程。

39、載波頻率一般較高，比較利于無線傳輸。在接收斷需要通過下變頻器，將射頻信號變換為標(biāo)準(zhǔn)的70MHz的中頻信號，然后進(jìn)行A/D采樣轉(zhuǎn)換成數(shù)字信號，送FPGA處理。DPSK的調(diào)制、下變頻運算，其實是一個簡單的頻譜搬移過程，調(diào)制信號的頻譜形狀不發(fā)生任何變化。根據(jù)DPSK解調(diào)原理，在中頻對一調(diào)信號進(jìn)行采樣后，仍需要進(jìn)一步對信號進(jìn)行下變頻，實現(xiàn)信號的零頻搬移。最好的方法是產(chǎn)生與載波（中頻）頻率相同的本地載波，根據(jù)直接數(shù)字頻率合成（Direct Digital Synthesizer,DDS)的原理，產(chǎn)生70MHz的標(biāo)準(zhǔn)中頻載波。產(chǎn)生70MHz中頻采樣的DPSK仿真信號的程序%DPSK調(diào)制系統(tǒng)中，原始數(shù)據(jù)碼率

40、 為4MHz，發(fā)射端成形濾波器系數(shù)。接收端中頻為%70MHz，中頻采樣位數(shù)為8位，要求在中頻數(shù)字化后實現(xiàn)DPSK數(shù)據(jù)解調(diào)。ps=4*106; fs=32*106;fc=70*106; fd=5.2*106;snr=6; N=16000; t=0:1/fs:(N*fs/ps-1)/fs;%s=randn(1,N)0; s=ones(1,N);ds=ones(1,N);for i=2:N if s(i)=0 ds(i)=ds(i-1); else ds(i)=-ds(i-1); endendrcos=rcosflt(ds,ps,fs,fir,0.8);rcosf=rcos(1:length(t);

41、f0=cos(2*pi*fc*t); dpsk=sqrt(2)*rcosf.*f0; %noise=sqrt(fs/fd)*randn(1,length(t);%n_dpsk=dpsk+sqrt(10(-snr/10)*noise;%snr=snr-10*log10(fs/fd);n_dpsk=dpsk; fd=800000 2400000 9600000 11200000; mag=0 1 0; dev=0.05 0.015 0.05; n,wn,beta,ftype=kaiserord(fd,mag,dev,fs) b=fir1(n,wn,ftype,kaiser(n+1,beta);f_

42、s=filter(b,1,n_dpsk);%f_s=awgn(f_s,snr);m_dpsk=20*log10(abs(fft(f_s,1024);m_dpsk=m_dpsk-max(m_dpsk);m_rcos=20*log10(abs(fft(rcosine(ps,fs,fir,0.8),1024);m_rcos=m_rcos-max(m_rcos);m_kaiser=20*log10(abs(fft(b,1024);x_f=0:(fs/length(m_kaiser):fs/2;m1=m_kaiser(1:length(x_f);m2=m_dpsk(1:length(x_f);m3=m_

43、rcos(1:length(x_f);plot(x_f,m1,-.,x_f,m2,-,x_f,m3,-);legend(中頻濾波器,中頻采樣的DPSK信號,升余弦濾波器);xlabel(頻率(Hz);ylabel(幅度(dB);grid on; 圖3.3中頻采樣DPSK已調(diào)信號的頻譜 圖3.4DPSK已調(diào)信號波形（SNR=0） 圖3.5DPSK已調(diào)信號波形（SNR=10）3.3 Costas環(huán)圖3.6超前滯后數(shù)字符號同步環(huán)原理框圖Costas的工作原理：我們設(shè)BPSK調(diào)制信號的為： （31）本地DDS的同相與正交支路的乘法器輸出為： （32）我們將調(diào)制信號帶入乘法器，就得到同相、正交支路乘法器

44、的輸出： （33）Zq（t）和Zi（t）在經(jīng)過低通濾波器后，得到的信號為： （34）最后將Yi(t)和Yq(t)經(jīng)過相乘鑒相并經(jīng)過環(huán)路濾波器后就可以的到Costas環(huán)路的信號： 。 （35）頂層模塊Costas.vhd的程序清單library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_SIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives

45、in this code.-library UNISIM;-use UNISIM.VComponents.all;entity Costas is Port ( rst,clk : in STD_LOGIC; din : in STD_LOGIC_VECTOR (7 downto 0); datai,dataq,df:out STD_LOGIC_VECTOR (27 downto 0);end Costas;architecture Behavioral of Costas iscomponent ddsport (clk: IN std_logic;we: IN std_logic;data

46、: IN std_logic_VECTOR(33 downto 0);cosine: OUT std_logic_VECTOR(7 downto 0);sine: OUT std_logic_VECTOR(7 downto 0);end component;component multport (clk: IN std_logic;a: IN std_logic_VECTOR(7 downto 0);b: IN std_logic_VECTOR(7 downto 0);p: OUT std_logic_VECTOR(15 downto 0);end component;component lp

47、fport (clk: IN std_logic;rfd: OUT std_logic;rdy: OUT std_logic;din: IN std_logic_VECTOR(15 downto 0);dout: OUT std_logic_VECTOR(27 downto 0);end component;component PD_LoopFilterPORT(rst : IN std_logic;clk : IN std_logic;di : IN std_logic_vector(27 downto 0);dq : IN std_logic_vector(27 downto 0); newf_we: OUT STD_LOGIC;frequency : OUT std_logic_vector(33 downto 0);df : OUT std_logic_vector(27 downto 0);end component; signal we,rfdi,rdyq,rfdq,rdyi: std_logic;signal frequency: std_logic_vector(33 downto 0);signa