數(shù)字電子技術：ch04-4 若干典型的組合邏輯電路

1、4.4 若干典型的組合邏輯電路4.4.1 編碼器4.4.2 譯碼器/數(shù)據(jù)分配器4.4.3 數(shù)據(jù)選擇器4.4.4 數(shù)值比較器4.4.5 算術運算電路1、編碼器 (Encoder)的定義與分類編碼：賦予二進制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8如：ASCII碼中，用1000001表示字母A等編碼器：具有編碼功能的邏輯電路。4.4.1 編碼器4.4 若干典型的組合邏輯集成電路能將每一個編碼輸入信號變換為不同的二進制的代碼輸出。 如8線-3線編碼器：將8個輸入的信號分別編成 8個3位二進制數(shù)碼輸出。如BCD編碼器：將10個編碼輸入信號分別編成10個4位碼輸出。編碼器

2、的邏輯功能：1、編碼器 (Encoder)的定義與分類編碼器的分類：普通編碼器和優(yōu)先編碼器。普通編碼器：任何時候只允許輸入一個有效編碼信號，否則輸出就會發(fā)生混亂。優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預先設定的優(yōu)先級別，只對其中優(yōu)先權最高的一個進行編碼。1、編碼器 (Encoder)的定義與分類二進制編碼器的結構框圖普通二進制編碼器2、編碼器的工作原理 I0 I1 Yn-1 Y0 Y1 1n2-I二進制 編碼器 2n個 輸入 n位二進制碼輸出 (1) 4線2線普通二進制編碼器 (設計)1000010000100001Y0Y1I3I2I1I0

3、 （2）邏輯功能表編碼器的輸入為高電平有效。 （a）邏輯框圖4輸入二進制碼輸出110110002、編碼器的工作原理該表達式是否可以再簡化？上述是將輸入的其它12種組合對應的輸出看做0。如果看做無關項，則表達式為當只有I3為1時，Y1Y0 = ？Y1Y0 = 11無法輸出有效編碼。結論：普通編碼器不能同時輸入兩個以上的有效編碼信號I1= I2 = 1 , I0= I1= 0時，Y1Y0 = ？Y1Y0 = 11若有2個以上的輸入為有效信號？(2.) 鍵盤輸入8421BCD碼編碼器（分析）代碼輸出使能標志 編碼輸入 輸 入輸 出S0S1S2S3S4S5S6S7S8S9ABCDGS111111111

4、100000111111111010011111111110110001111111101101111111111011101101111110111101011111101111101001111011111100111110111111100101101111111100011011111111100001該編碼器為輸入低電平有效，輸出高電平有效，GS為標志位。2. 鍵盤輸入8421BCD碼編碼器功能表 3. 優(yōu)先編碼器 優(yōu)先編碼器的提出： 實際應用中，經常有兩個或更多輸入編碼信號同時有效。 必須根據(jù)輕重緩急，規(guī)定好這些外設允許操作的先后次 序，即優(yōu)先級別。 識別多個編碼請求信號的優(yōu)先級別

5、，并進行相應編碼的邏輯部件稱為優(yōu)先編碼器。(2)優(yōu)先編碼器線(42 線優(yōu)先編碼器)（設計）（1）列出功能表輸 入輸 出I0I1I2I3Y1Y0100000100011010111高低（2）寫出邏輯表達式（3）畫出邏輯電路（略）輸入編碼信號高電平有效，輸出為二進制代碼輸入編碼信號優(yōu)先級從高到低為I0I3輸入為編碼信號I3 I0 輸出為Y1 Y03321IIIY+=33210IIIIY+=優(yōu)先編碼器CD4532的示意框圖2 典型編碼器電路 優(yōu)先編碼器CD4532功能表輸 入輸 出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEO00000010000000000001111111010111

6、010100110110100011001010000101110100000101010100000010011010000000100010為什么要設計GS、EO輸出信號？用二片CD4532構成16線-4線優(yōu)先編碼器,其邏輯圖如下圖所示，試分析其工作原理。 。00 0 0 0 0 0當使能端EI=0時，無編碼輸出。0。110 0 0 00若無有效電平輸入 0 1 1 1哪塊芯片的優(yōu)先級高？1若有效電平輸入。10 1 0 0 00若有效電平輸入 1 1 1 1譯碼器的分類： 譯碼：譯碼是編碼的逆過程，它能將二進制碼翻譯成代表某一特定含義的信號.(即電路的某種狀態(tài))1 譯碼器的定義與分類譯碼器

7、：具有譯碼功能的邏輯電路稱為譯碼器。唯一地址譯碼器代碼變換器將一系列代碼轉換成與之一一對應的有效信號。 將一種代碼轉換成另一種代碼。 二進制譯碼器 二十進制譯碼器顯示譯碼器常見的唯一地址譯碼器： 4.4.2 譯碼器/數(shù)據(jù)分配器（1） 二進制譯碼器n 個輸入端使能輸入端2n個輸出端設輸入端的個數(shù)為n，輸出端的個數(shù)為M則有 M=2n2. 典型譯碼器電路及應用2線 - 4線譯碼器的邏輯電路(分析） 011111010110101101100111000011111Y3Y2Y1Y0A0A1E輸出輸 入功能表-邏輯符號說明邏輯符號框外部的符號，表示外部輸入或輸出信號名稱，字母上面的“”號說明該輸入或輸出

8、是低電平有效。符號框內部的輸入、輸出變量表示其內部的邏輯關系。在推導表達式的過程中，如果低有效的輸入或輸出變量(如)上面的“”號參與運算(如E變?yōu)镋 )，則在畫邏輯圖或驗證真值表時，注意將其還原為低有效符號。 (a) 2線-4線譯碼器（74HC139） (b) 3線-8線譯碼器（74HC138）邏輯符號3線-8線譯碼器（74HC138）功能表01111111111001101111110110011101111110100111101111001001111101111100011111101101000111111101100001111111100000011111111101111111

9、11X111111111A2E3輸 出輸 入A1A00111111111100110111111011001110111111010011110111100100111110111110001111110110100011111110110000111111110000001111111110111111111X111111111A2E3輸 出輸 入A1A01、譯碼器的擴展用74X139和74X138構成5線-32線譯碼器3線8線譯碼器的 含三變量函數(shù)的全部最小項。Y0Y7基于這一點用該器件能夠方便地實現(xiàn)三變量邏輯函數(shù)。2、用譯碼器實現(xiàn)邏輯函數(shù)。.當E3 =1 ，E2 = E1 = 0時用一片

10、74HC138實現(xiàn)函數(shù)首先將函數(shù)式變換為最小項之和的形式在譯碼器的輸出端加一個與非門，即可實現(xiàn)給定的組合邏輯函數(shù).十進制數(shù)BCD輸入輸 出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110對于BCD代碼以外的偽碼（10101111這6個代碼）Y0 Y9 均為高電平。 （2） 二十進制譯碼器的真

11、值表二十進制譯碼器功能：將8421BCD碼譯成為10個狀態(tài)輸出。 （3）顯示譯碼器 1. 七段顯示譯碼器（1）最常用的顯示器有：半導體發(fā)光二極管和液晶顯示器。 共陽極顯示器共陰極顯示器abcdfge顯示器分段布局圖常用的集成七段顯示譯碼器 -CMOS七段顯示譯碼器74HC4511 顯示譯碼器與顯示器的連接方式 LT1101111100111091111111000111080000111111011071111100011011061101101101011051100110001011041001111110011031011011010011020000110100011010111111

12、00001100gfedcba字形輸 出輸 入十進制或功能D3D2D1D0BLLECMOS七段顯示譯碼器74HC4511功能表*111鎖 存熄滅000000010滅 燈11111110燈 測 試熄滅0000000111111015熄滅0000000011111014熄滅0000000101111013熄滅0000000001111012熄滅0000000110111011熄滅 0000000010111010LTgfedcba 字形輸 出 輸 入十進制或功能 BLLED3D2D1D0CMOS七段顯示譯碼器74HC4511功能表(續(xù))例 由譯碼器、顯示譯碼及4個七段顯示器構成的4位動態(tài)顯示電路如

13、圖所示，試分析工作原理。 位選擇信號A1、A0控制 依次產生低電平 ，使4個顯示器輪流顯示。要顯示的數(shù)據(jù)組依次送到D3D2D1D0 分別在4個顯示器上顯示。利用人的視覺暫留時間，可以看到穩(wěn)定的數(shù)字。數(shù)據(jù)分配器：相當于多輸出的單刀多擲開關，是將公共數(shù)據(jù)線上的數(shù)據(jù)按需要送到不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖用74HC138組成數(shù)據(jù)分配器用譯碼器實現(xiàn)數(shù)據(jù)分配器 010當ABC = 010 時，Y2=DCBA輸 入輸 出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y700XXXX1111111110D000D111111110D0011D11111110D01011D1111110D0

14、11111D111110D1001111D11110D10111111D1110D110111111D110D1111111H11D74HC138譯碼器作為數(shù)據(jù)分配器時的功能表 例4.4.6: 試用門電路設計一個具有低電平使能控制的1線4線數(shù)據(jù)分配器，使能信號無效時，電路所有的輸出為高阻態(tài)。當通道選擇信號將1路輸入信號連接到其中1路輸出端時，其他輸出端為高阻狀態(tài)。輸 入輸 出ES1S0Y3Y2Y1Y0000zzzIn001zzInz010zInzz011Inzzz1xxzzzz1. 列真值表輸出端有3種狀態(tài)（0、1、z），輸出級是4個三態(tài)門組成。其控制信號由E、S1、S0共同作用產生。 2.

15、寫出4個三態(tài)門控制端的邏輯表達式3. 畫邏輯電路4.4.3 數(shù)據(jù)選擇器1、數(shù)據(jù)選擇器的定義與功能 數(shù)據(jù)選擇的功能：在通道選擇信號的作用下，將多個通道的數(shù)據(jù)分時傳送到公共的數(shù)據(jù)通道上去的。數(shù)據(jù)選擇器：能實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當于多個輸入的單刀多擲開關，又稱“多路開關” 。2選1數(shù)據(jù)選擇器1位地址碼輸入端1路數(shù)據(jù)輸出端數(shù)據(jù)輸入端邏輯符號S=0Y=D0Y=D1S=1便于記憶的符號4選1數(shù)據(jù)選擇器2 位地址碼輸入端邏輯符號1路數(shù)據(jù)輸出端數(shù)據(jù)輸入端（1）邏輯電路由3個2選1數(shù)據(jù)選擇器構成4選1數(shù)據(jù)選擇器。（2）工作原理及邏輯功能真值表選擇輸入輸 出S1S0Y00D001D110D211D

16、3（3）數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)例4.4.8 試用數(shù)據(jù)選擇器實現(xiàn)下列邏輯函數(shù) 用4選1數(shù)據(jù)選擇器實現(xiàn) 用2選1數(shù)據(jù)選擇器和必要的邏輯門實現(xiàn)2選1數(shù)據(jù)選擇器只有1個選通端接輸入A，表達式有3個變量。因此數(shù)據(jù)端需要輸入2個變量?？疾煺嬷当鞡、C與L1的關系。 用2選1數(shù)據(jù)選擇器和必要的邏輯門實現(xiàn)輸 入輸 出ABCL10000L1=BC0010010001111001101011011111利用數(shù)據(jù)選擇器實現(xiàn)函數(shù)的一般步驟:（變量數(shù)=選通端數(shù)）a、將函數(shù)變換成最小項表達式b、地址信號S2、 S1 、 S0 作為函數(shù)的輸入變量c、處理數(shù)據(jù)輸入D0D7信號電平。邏輯表達式中有mi ,則相應Di =1，其他

17、的數(shù)據(jù)輸入端均為0?？偨Y:當變量數(shù)選通端數(shù)，考慮如何將某些變量接入數(shù)據(jù)端。（4）數(shù)據(jù)選擇器構成查找表LUT構成FPGA基本單元的邏輯塊主要是查找表LUT。LUT實質是一個小規(guī)模的存儲器，以真值表的形式實現(xiàn)給定的邏輯函數(shù)。3輸入LUT的結構及邏輯符號如圖。 存放0或1的存儲單元用查找表LUT實現(xiàn)邏輯函數(shù)用LUT實現(xiàn)邏輯函數(shù)，變量A、B、C接選擇輸入端，對存儲單元進行編程。根據(jù)前面例題已知 （5）數(shù)據(jù)選擇器、數(shù)據(jù)分配器與總線的連接這種信息傳輸?shù)幕驹碓谕ㄐ畔到y(tǒng)、計算機網絡系統(tǒng)、以及計算機內部各功能部件之間的信息轉送等等都有廣泛的應用。74HC151邏輯符號D7YYE74HC151D6D5D4D3

18、D2D1D0S2S1S0（6）集成電路數(shù)據(jù)選擇器8選1數(shù)據(jù)選擇器74HC151輸 入輸 出使 能選 擇YYES2S1S01XXXLH0000D00001D10010D20011D30100D40101D50110D60111D774HC151的功能表當E=1時，Y=1 。 當E=0時用兩片74151組成二位八選一的數(shù)據(jù)選擇器 數(shù)據(jù)選擇器的擴展位的擴展字的擴展 將兩片74LS151連接成一個16選1的數(shù)據(jù)選擇器， 1. 1位數(shù)值比較器(設計) 數(shù)值比較器：對兩個1位數(shù)字進行比較（A、B），以判斷其大小的邏輯電路。輸入：兩個一位二進制數(shù) A、B。 輸出： FBA=1，表示A大于BFBABA=FBA

19、ABBA+=FBA=一位數(shù)值比較器真值表10011001010101010000FA=BFABBA輸 出輸 入2、2 位數(shù)值比較器：輸入：兩個2位二進制數(shù) A=A1 A0 、B=B1 B0能否用1位數(shù)值比較器設計兩位數(shù)值比較器? 比較兩個2 位二進制數(shù)的大小的電路當高位（A1、B1）不相等時，無需比較低位（A0、B0），高位比較的結果就是兩個數(shù)的比較結果。當高位相等時，兩數(shù)的比較結果由低位比較的結果決定。用一位數(shù)值比較器設計多位數(shù)值比較器的原則 真值表001010100A0 B0A0 B0A0 = B0A1 = B1A1 = B1A1 = B1010A1 B1FA=BFABA0 B0A1 B1

20、輸 出輸 入FAB = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0BIABFA B3100A3 B2100A3 = B3A2 B1100A3 = B3A2 = B2A1 B0100A3 = B3A2 = B2A1 = B1A0 FBAFBA=高位片輸出低位片B3A3B0A0B7A7B4A4用兩片74HC85組成16位數(shù)值比較器（串聯(lián)擴展方式）。高位片 輸出低位

21、片B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12采用串聯(lián)擴展方式數(shù)值比較器問題：如果每一片延遲時間為10ns，16位串行比較器延遲時間？用74HC85組成16位數(shù)值比較器的并聯(lián)擴展方式。B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12輸出問題：如果每一片延遲時間為10ns，16位并行比較器延遲時間？4.4.5 算術運算電路 兩個1位二進制數(shù)相加時，不考慮低位來的進位的加法 -半加 在兩個1位二進制數(shù)相加時，考慮低位進位的加法 -全加 加法器分為半加器和全加器兩種。半加器全加器1、半加器和全加器（1） 1位半加器（Half Adder）

22、不考慮低位進位，將兩個1位二進制數(shù)A、B相加的器件。 半加器的真值表 邏輯表達式1000C011110101000SBA 半加器的真值表BABAS+=如用與非門實現(xiàn)最少要幾個門?C = AB邏輯圖（2） 全加器（Full Adder） 1110100110010100全加器真值表 全加器能進行加數(shù)、被加數(shù)和低位來的進位信號相加，并根據(jù)求和結果給出該位的進位信號。111011101001110010100000CSCBA 你能用7415174138設計全加器嗎? 用這兩種器件組成邏輯函數(shù)產生電路,有什么不同? 于是可得全加器的邏輯表達式為加法器的應用1110100110010100全加器真值表

23、111011101001110010100000CSCBAABC有奇數(shù)個1時S為1；ABC有偶數(shù)個1和全為0時S為0。-用全加器組成三位二進制代碼奇偶校驗器用全加器組成八位二進制代碼奇偶校驗器，電路應如何連接？（1）串行進位加法器如何用1位全加器實現(xiàn)兩個四位二進制數(shù)相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的進位信號送給鄰近高位作為輸入信號，采用串行進位加法器運算速度不高。2、多位數(shù)加法器0定義兩個中間變量Gi和Pi ： Gi= AiBi （2）超前進位加法器 提高運算速度的基本思想：設計進位信號產生電路，在輸入每位的加數(shù)和被加數(shù)時，同時獲得該位全加的進位信號，而無需等待最低位的進位信號。定義第i 位的進位信號（Ci ）：Ci= GiPi Ci-1 4位全加器進位信號的產生：C0= G0+P0 C-1 C1= G1+P