基于FPGA的FSK調制解調設計說明

1、 PAGE31 / NUMPAGES36摘 要FPGA是現場可編程門陣列(Field Programmable Gate Array)的簡稱。它具有可編程邏輯器件現場可編程的靈活性，又有門列器件功能強、高集成度和高速度的優(yōu)點，因此已在現代通信系統(tǒng)設計中被越來越廣泛的應用。VHDL語言具有很強的電路描述和建模能力，能從多個層次對數字系統(tǒng)進行建模和描述，從而大大簡化了硬件設計任務，提高了設計效率和可靠性。論文著重使用VHDL語言對2FSK的調制與解調進行編程。在系統(tǒng)仿真中，用MAX+PLUS作為仿真平臺，對2FSK信號進行了調制解調的仿真。調制方面用的鍵控法，解調方面用的相干解調進行解調?；贔P

2、GA的2FSK調制與解調在MAX+PLUS II上實現，通過VHDL語言的編程，生成調制解調所需要的幾個模塊，以實現整個2FSK的調制解調系統(tǒng)。本論文共分四章，第一章主要是介紹了FPGA的原理以與它的應用、發(fā)展現狀，另外介紹了VHDL語言的特點；第二章較為詳細的講述了FSK調制和解調的原理，其中包括FSK的多種調制和解調，與功率譜密度的特點。第三章開始對2FSK調制解調系統(tǒng)的各個單元器件進行設計。第四章開頭介紹了MAX+PLUS II這款軟件，接著使用這款軟件實現2FSK調制解調算法，其中包括對各個功能模塊的算法編程和時序仿真。本設計的目的不是為了產生一種優(yōu)于前人算法的算法，而是部分使用前人的

3、算法，在前人算法中加入自己對2FSK調制解調算法的理解，從而產生能用于本設計的非通用算法。關鍵詞：仿真，2FSK，VHDL，FPGAAbstractFPGA is the abbreviation for Field Programmable Gate Array.It has the flexibility of field programmable to the programmable logic devices,also have strong function, high level of integration and the advantages of high speed,th

4、ese advantages are same with Gate Array devices.Therefore ,it has been more and more widely used in the modern communication system design.VHDL language has strong ability of circuit described and modeling, it can model and describe digital system in multiple levels,simplified the hardware design ta

5、sk, to improve the design efficiency and reliability.This paper mainly use the language of VHDL on programming modulation and demodulation of 2FSK. In the system simulation,using MAX+PLUS,to simulate modulation and demodulation of 2FSK. Modulation use keying method, demodulation use coherent demodul

6、ation method.Based on 2FSK modulation and demodulation of FPGA realizing on MAX+PLUS,through the VHDL language programming, producing some blocks of modulation and demodulation,realizing the whole 2FSK modulation and demodulation system.This thesis in chapter 4,The first chapter is mainly introduces

7、 he basic principle of FPGA and its application, development situation,also introduces the characteristics of the language of VHDL;the second chapter tells the details of FSK modulation and demodulation basic principle, including various modulation and demodulation method of FSK,and power spectral d

8、ensity characteristics.The third chapter began to design each unit devices of the 2FSK modulation and demodulation.The fourth chapter began to introduce MAX + PLUS II software,using this software to realize the algorithm of 2FSK modulation and demodulation,including programming the algorithm of the

9、function module and timing simulation.The purpose of the design is not to produce an algorithm that better than previous algorithm,but some of the previous algorithm were used,in the previous algorithm to add my 2FSK demodulation of the algorithm,producing a special algorithms that used on this thes

10、is.Key Words : Simulation; 2FSK; VHDL; FPGA目 錄TOC o 1-3 h z uHYPERLINK l _Toc263714271摘要 PAGEREF _Toc263714271 h IHYPERLINK l _Toc263714272Abstract PAGEREF _Toc263714272 h IIHYPERLINK l _Toc263714273第一章緒論 PAGEREF _Toc263714273 h 1HYPERLINK l _Toc2637142741.1 FPGA介紹 PAGEREF _Toc263714274 h 1HYPERLINK

11、 l _Toc2637142751.2 VHDL簡介 PAGEREF _Toc263714275 h 2HYPERLINK l _Toc2637142761.3 論文的目標與容安排 PAGEREF _Toc263714276 h 3HYPERLINK l _Toc263714277第二章 FSK調制解調方法 PAGEREF _Toc263714277 h 5HYPERLINK l _Toc2637142782.1 FSK調制方法 PAGEREF _Toc263714278 h 5HYPERLINK l _Toc2637142792.1.1 2FSK與MFSK調制 PAGEREF _Toc263

12、714279 h 5HYPERLINK l _Toc2637142802.2 2FSK調制 PAGEREF _Toc263714280 h 8HYPERLINK l _Toc2637142812.2.1 模擬調頻 PAGEREF _Toc263714281 h 8HYPERLINK l _Toc2637142822.2.2 鍵控法 PAGEREF _Toc263714282 h 9HYPERLINK l _Toc2637142832.3 2FSK解調 PAGEREF _Toc263714283 h 9HYPERLINK l _Toc2637142842.3.1 相干解調 PAGEREF _To

13、c263714284 h 9HYPERLINK l _Toc2637142852.3.2 非相干解調 PAGEREF _Toc263714285 h 10HYPERLINK l _Toc2637142862.3.3 過零檢測 PAGEREF _Toc263714286 h 10HYPERLINK l _Toc263714287第三章 2FSK調制解調設計 PAGEREF _Toc263714287 h 12HYPERLINK l _Toc2637142883.1 2FSK調制器設計 PAGEREF _Toc263714288 h 12HYPERLINK l _Toc2637142893.1.1

14、 功能模塊設計 PAGEREF _Toc263714289 h 12HYPERLINK l _Toc2637142903.1.2 波形的降噪 PAGEREF _Toc263714290 h 14HYPERLINK l _Toc2637142913.2 2FSK解調器設計 PAGEREF _Toc263714291 h 15HYPERLINK l _Toc263714292第四章基于max+plus的2FSK的調制解調算法 PAGEREF _Toc263714292 h 16HYPERLINK l _Toc2637142934.1 max+plus軟件簡介 PAGEREF _Toc2637142

15、93 h 16HYPERLINK l _Toc2637142944.2 2FSK調制解調算法 PAGEREF _Toc263714294 h 16HYPERLINK l _Toc2637142954.2.1 m序列算法 PAGEREF _Toc263714295 h 16HYPERLINK l _Toc2637142964.2.2 分頻器算法 PAGEREF _Toc263714296 h 18HYPERLINK l _Toc2637142974.2.3 數據選擇器算法 PAGEREF _Toc263714297 h 19HYPERLINK l _Toc2637142984.2.4 解調器算法

16、 PAGEREF _Toc263714298 h 20HYPERLINK l _Toc2637142994.2.5 2FSK調制解調完整算法 PAGEREF _Toc263714299 h 22HYPERLINK l _Toc263714300結束語 PAGEREF _Toc263714300 h 24HYPERLINK l _Toc263714301致 PAGEREF _Toc263714301 h 25HYPERLINK l _Toc263714302參考文獻 PAGEREF _Toc263714302 h 26HYPERLINK l _Toc263714303附錄 PAGEREF _To

17、c263714303 h 27HYPERLINK l _Toc263714304附錄 PAGEREF _Toc263714304 h 28HYPERLINK l _Toc263714305附錄 PAGEREF _Toc263714305 h 30HYPERLINK l _Toc263714306附錄 PAGEREF _Toc263714306 h 31第一章 緒論1.1 FPGA介紹FPGA是現場可編程門陣列（Field Programmable Gate Array），它有類似于半定制門陣列的通用結構，即由邏輯功能模塊排列成陣列，并由可編程的互連資源連接這些邏輯功能模塊。不同廠家生產不同型號

18、的FPGA都有各自的特色，就結構來分析，基本由3部分組成，即可編輯邏輯塊（CLBConfigurable Logic Block），輸入輸出單元（IOBI/O Block）和可編程連線（IRInterconnect Resource）。常見FPGA的結構主要有3中類型：查表結構，多路開關結構，多極與非門結構。1.查找表型FPGA的結構查找表型FPGA可編程邏輯塊是查找表，由查找表構成函數發(fā)生器，通過查找表來實現邏輯函數。查找表的物理結構是靜態(tài)存儲器（SRAM）。輸入項的邏輯函數可以由有一個8位容量的SRAM實現，函數值存放在SRAM中，SRAM的地址線起輸入線的作用，地址即輸入的變量值，SRA

19、M的輸出為邏輯函數值，由連線開關與其他功能模塊連接。查找表結構函數的功能非常強。多個輸入的查找表可以實現多個輸入項的組合邏輯函數，這樣的函數有許多。用查找表實現邏輯函數時，把對應函數的真值表預先存放在SRAM中即可實現相應的函數運算。2.多開關型FPGA結構在多路開關型FPGA中，可編輯模塊是可配制的多路開關。利用多路開關的特性對多路開關的輸入和選擇信號進行配制，接到固定電平或輸入信號上，從而實現不同的邏輯功能。多路開關型FPGA的代表是Actel公司的ACT系列FPGA。在分析多路開關型結構時，必須選擇一組2選1多路開關作為基本函數，然后再對輸入變量進行配制，以實現所需的邏輯函數。多路的開關

20、結構中，同一函數可以用不同的形式來實現，取決于選擇控制信號和輸入信號的配置。3.多極與非門型FPGA結構采用多極與非門結構的器件是Altera公司的FPGA。Altera公司的與非門結構基于一個“與-或-異或“邏輯塊。Altera公司的FPGA的多極與非門結構同PLD的與或陣列很類似。在多極與非門結構中的與門是可編輯的，它起著邏輯連接和布線的作用，而在其他算術功能方面，FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念，部包括可配置邏輯模塊CLB（Configurable Logic Block)、輸入輸出模塊IOB(Input Output Block)和部連

21、線(Interconnect）三個部分。FPGA的特點主要有：1、采用FPGA設計ASIC電路，用戶不需要投片生產，就能得到合用的芯片。2、FPGA可做其它全定制或半定制ASIC電路的中試樣片。3、FPGA部有豐富的觸發(fā)器和IO引腳。4、FPGA是ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。5、FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f，FPGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA是由存放在片RAM中的程序來設置其工作狀態(tài)的，因此，工作時需要對片的RAM進行編程。用戶可以根據不同的配置模式，采用不同的編程方式。加電

22、時，FPGA芯片將EPROM中數據讀入片編程RAM中，配置完成后，FPGA進入工作狀態(tài)。掉電后，FPGA恢復成白片，部邏輯關系消失，因此，FPGA能夠反復使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需要一片EPROM即可。這樣，同一片FPGA，不同的編程數據，可以產生不同的電路功能。因此，FPGA的使用非常靈活。FPGA有多種配置模式：并行主模式是一片FPGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片FPGA；串行模式可以采用串行PROM編程FPGA；外設模式可以將FPGA作為微處理器外設，由微處理器對

23、其編程。由于FPGA 具有可編程邏輯器件現場可編程的靈活性， 又具有門列器件功能強、高集成度和高速度的優(yōu)點， 因此在要求功能越來越強， 體積越來越小， 功耗越來越低的現代通信系統(tǒng)設計中被越來越廣泛的應用。1.2 VHDL簡介硬件描述語言(HDLHardware Description Language)是一種用于設計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結構和連接形式，與傳統(tǒng)門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設計。VHDL語言可讀性強，易于修改和發(fā)現錯誤。早期的硬件描述語言，如ABELHDL、AHDL，由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設

24、計，層次間翻譯工作要由人工完成。為了克服以上不足，1985年美國國防部正式推出了VHDL(Very High Speed IC Hardware Description Language)語言，1987年IEEE采納VHDL為硬件描述語言標準(IEEE STD-1076)。VHDL語言的全稱是“超高速集成電路硬件描述語言”，它是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設計層次，支持結構、數據流、行為三種描述形式的混合描述， VHDL是一種獨立于實現技術的語言，它不受某一特定工藝的束縛，允許設計者在其使用圍選擇工藝和方法。為了適應未來的數字硬件技術，VHDL還提供了將

25、新技術引入現有設計的潛力。VHDL語言的最大特點是描述能力極強，覆蓋了邏輯設計的諸多領域和層次，并支持眾多的硬件模型。此外，VHDL較其他的硬件描述語言有如下優(yōu)越之處：1、支持從系統(tǒng)級到門級電路的描述，同時也支持多層次的混合描述；描述形式可以是結構描述，也可以是行為描述，或者二者兼而有之。2、既支持自底向上的設計，也支持自頂向下的設計；既支持模塊化設計，也支持層次化設計；支持大規(guī)模的設計。3、既支持同步電路，也支持異步電路，既支持同步方式，也支持異步方式。4、數據類型豐富，既支持預定義的數據類型，又支持自定義的數據類型；VHDL是強類型語言，設計電路安全性好。5、支持傳輸延遲和慣性延遲，可以更

26、準確地建立復雜的電路硬件模型。6、支持過程與函數的概念，有助于設計者組織描述，對行為功能進一步分類。7、提供了將獨立的工藝集中于一個設計包的方法，便于作為標準的設計文檔保存，也便于設計資源的重復使用。8、VHDL語言具有很高的精確性，并提供了向設計傳送環(huán)境信息的能力。9、VHDL語言的斷言語句可用來描述設計本身的約束信息，支持設計在描述中的書寫錯誤和特殊約束，便于模擬調試，而且為綜合提供了重要信息。1.3 論文的目標與容安排FPGA就是現場可編程門陣列（Field Programmable Gate Array），它具有類似于半定制門陣列的通用結構，即由邏輯功能塊排列成陣列組成，并由可編程的互

27、連資源連接這些邏輯功能塊來實現所需的設計由于FPGA 具有可編程邏輯器件現場可編程的靈活性，又具有門列器件功能強、高集成度和高速度的優(yōu)點， 因此在要求功能越來越強，體積越來越小，功耗越來越低的現代通信系統(tǒng)設計中被越來越廣泛的應用。本論文就是用FPGA來實現2FSK的調制解調算法。本論文用FPGA的開發(fā)平臺Max+Plus來實現整個仿真系統(tǒng)，具體容有：m序列(偽隨機序列)的產生；分頻器的設計；數據的選擇控制，具體調制模塊的設計和正弦信號的產生幾部分。在Max+Plus 中實現2FSK系統(tǒng)時，主要采用圖形輸入和文本輸入（VHDL語言編程）相結合的方式進行，具體的模塊設計都是采用VHDL語言編寫，整

28、個系統(tǒng)的實現則是采用圖形輸入。 在設計中，也存在一些誤差問題，比如系統(tǒng)延遲問題，仿真出現毛刺，由于所有的仿真也都是在理想狀態(tài)下進行的，這些問題在這篇論文中都沒有進行深入討論，這是以后對2FSK的FPGA實現需要繼續(xù)研究的問題。第二章 FSK調制解調方法2.1 FSK調制方法2.1.1 2FSK與MFSK調制FSK又稱頻移鍵控，它是利用載頻頻率的變化來傳遞數字信息。FSK是信息傳輸中使用得較早的一種調制方式，它的主要優(yōu)點是：實現起來較容易，抗噪聲與抗衰減的性能較好。在中低速數據傳輸中得到了廣泛的應用。2FSK信號為兩個不同頻率交替發(fā)送的ASK信號的和。圖2-1 2FSK波形2FSK是二進制頻移鍵

29、控，2FSK信號的“0”符號對應于載頻1，而“1”符號對應于載頻2。所以2FSK信號可利用一個矩形脈沖序列對一個載波進行調頻而獲得。根據以上2FSK信號的產生原理，已調信號的數學表示式為eo(t)=ang(t-nTs)cos(1t+n)+ ang(t-nTs)cos(2t+n)(2-1)式中g(t)為單個矩形脈沖，脈寬為Ts1概率為（1-P）0概率為 P=(2-2)的反碼 0 概率為（1-P）1 概率為 P=(2-3)，分別為第n個信元的初相位由于多進制數字調制是使被調參數在一個碼元間隔有多個可能取值，因此與二進制數字調制相比，多進制數字調制具有以下兩個優(yōu)點：(1)在一樣的碼元傳輸速率下，多進

30、制系統(tǒng)的信息傳輸速率顯然比二進制的高。(2)在一樣的信息傳輸速率下，由于多進制碼元傳輸速率比二進制的低，因而多進制信元的持續(xù)時間要比二進制的長。顯然，增大碼元寬度，就會增加碼元的能量，并能減少由于信道特性引起的碼間干擾的影響等。正是基于這些特點，使多進制調制方式得到了廣泛的應用。輸出輸入f2f1fM相加器門電路門電路門電路邏 輯 電 路接 收濾波器抽樣判決器檢波器檢波器檢波器帶通f1帶通f2帶通fm邏輯電路 信道串/并變換 MFSK是多進制數字頻率調制，簡稱多頻制。它基本上是二進制數字頻率鍵控方式的直接推廣，其組成方框圖如下：圖2-2 多頻制系統(tǒng)的組成方框圖絕大多數的多頻制系統(tǒng)，可用上圖表示。

31、圖中，串并變換器和邏輯電路將一組輸入二進制碼轉換成有多種狀態(tài)的多進制碼。當某組二進制碼到來時，邏輯電路的輸出一方面打開相應的一個門電路，讓與該門電路相應載波發(fā)送出去；另一方面卻同時關閉其余所有的門電路。于是，當一組組二進制碼輸入時，經相加器送出的便是一個多進制頻率鍵控的波形。多頻制的解調部分由多個帶通濾波器、包絡檢波器與一個抽樣判決器的有關邏輯電路組成。各帶通濾波器的中心頻率就是多個載波的頻率。因而，當某一載頻到來時，只有一個帶通濾波器有信號通過，而其他帶通濾波器只有噪聲通過。抽樣判決器的任務是在給定時刻上比較各檢波器輸出的電壓，并選出最大者作為輸出。 MFSK信號帶寬BMFSK=fM -f1

32、+f(2-4)2.1.2 FSK信號功率譜密度我們把二進制頻移鍵控信號看成是兩個幅移鍵控信號相疊加的結果，即(2-5)（2-6）其中（2-7）（2-8）如果s1(t)的功率譜密度為Ps1(f)；s2(t)的功率譜密度為Ps2(f)，利用平穩(wěn)隨機過程經過乘法器的結論，上式可以整理為如下形式：核心問題：與2ASK信號表達式中的s(t)一樣，（2-9）(2-10)(2-11)當p=1/2時2FSK功率譜密度的特點如下：1、2FSK信號的功率譜由連續(xù)譜和離散譜兩部分構成，離散譜出現在f1和f2位置；2、功率譜密度中的連續(xù)譜部分一般出現雙峰。若兩個載頻之差|f1-f2|fs，則出現單峰；3、所需傳輸帶寬

33、 BFSK=|f1-f2|+2fs2.2 2FSK調制2.2.1 模擬調頻2FSK信號可利用一個矩形脈沖序列對一個載波進行調頻而獲得，這是頻率鍵控通信方式早期采用的實現方法，被稱為模擬調頻。用模擬調頻法時，由于1與2FSK輸出二進制數據模擬調頻器2改變時，e0(t)相位是連續(xù)的，故n、n不僅與第n個信元有關，而且n與n之間也應保持一定的關系。圖2-3 模擬調頻2.2.2 鍵控法鍵控法是利用受矩形脈沖序列控制的開關電路對兩個不同的獨立頻率源進行選通。一般來說，鍵控法得到的n、n是與序列n無關的，反映在e0(t)上，僅表現出1與2改變時e0(t)相位是不連續(xù)的。2FSK輸出載波f1載波f2二進制數

34、據圖2-4 鍵控法理論上數字調制與模擬調制在本質上沒有什么不同，它們都是屬正弦波調制。但是，數字調制是調制信號為數字型的正弦波調制，而模擬調制則是調制信號為連續(xù)型的正弦波調制，因而，數字調制具有由數字信號帶來的一些特點。這些特點主要是：第一，數字調制信號的產生，除把數字的調制信號當作模擬信號的特例而直接采用模擬調制方式產生數字調制信號外，可以采用鍵控載波的方法。第二，對于數字調制信號的解調，為提高系統(tǒng)的抗噪聲性能，通常采用與模擬調制系統(tǒng)中不同的解調方式。2.3 2FSK解調2FSK信號常用的解調方法為相干解調和非相干解調 ，另外還有鑒頻法等。2.3.1 相干解調相干解調主要利用的是同頻同相的載

35、波頻率，對已調信號進行正交，只有當頻率與相位一樣時，才能判斷是什么信號。原理圖如下：帶 通濾波器乘法器低 通濾波器抽樣脈沖輸出輸入 帶 通濾波器乘法器本地載波f2低 通濾波器抽 樣判決器本地載波f1圖2-5相干解調原理圖2.3.2 非相干解調非相干解調與相干解調不同，它是利用脈沖檢測已調信號的周期，以區(qū)分已調信號的高低電平，從而判斷已調信號。原理圖如下：帶 通濾波器抽樣脈沖輸出輸入 帶 通濾波器抽 樣判決器包 絡檢波器包 絡檢波器圖2-6非相干解調原理2.3.3 過零檢測數字調頻波的過零點數隨不同載頻而異，故檢出過零點數可以得到關于頻率的差異。這就是過零檢測的基本思想，其原理如圖所示。輸入信號

36、經限幅后產生矩形波序列，經微分整流形成與頻率變化相應的脈沖序列，這個序列就代表著調頻波的過零點。將其變換成具有一定寬度的矩形波，并經低通濾波器濾除高次諧波，便能得到對應于原數字信號的基帶脈沖信號。 整 流微 分低 通濾波器限 幅寬脈沖發(fā)生圖2-7過零檢測原理圖第三章 2FSK調制解調設計3.1 2FSK調制器設計整個2FSK調制部分分為五個部分，分別是：分頻器，m序列產生器，數據選擇器，2FSK跳變檢測部分，正弦信號產生器。整個系統(tǒng)的輸入時鐘，在硬件中是由晶體震蕩器完成的。將分頻器接入這個時鐘，分頻器產生的系統(tǒng)的輸入時鐘、4倍頻和16倍頻分別輸入數據選擇器和m序列產生器，并和m序列產生器產生的

37、碼元信號一起完成對頻率的選擇，再經過跳變檢測，這時產生的矩形波通過正弦信號產生器，變成調制信號。3.1.1 功能模塊設計1 分頻器在數字邏輯電路設計中，分頻器是一種基本電路。通常用來對某個給定頻率進行分頻，以得到所需的頻率。整數分頻器的實現非常簡單，可采用標準的計數器，也可以采用可編程邏輯器件設計實現。但在某些場合下，時鐘源與所需的頻率不成整數倍關系，此時可采用小數分頻器進行分頻。異或門模n計數器F0/(N-0.5)2分頻器F0/(2N-1)圖3-1 分頻器如上圖，分頻系數為N-0.5的分頻器電路可由一個異或門、一個模N計數器和一個二分頻器組成。在實現時，模N計數器可設計成帶預置的計數器，這樣

38、可以實現任意分頻系數為N-0.5的分頻器。2 m序列產生器n級線性移位寄存器，經過適當的抽頭反饋和模2加法器能產生序列的最大可能周期是p=2-1，這樣的序列叫最長線性反饋移位寄存器序列或m序列。m序列具有許多優(yōu)良特性，是最常采用的擴譜碼序列。它具有如下性質： 1序列的平衡性：m序列一個周期中“1”的個數比“0” 多1，且1的個數為2n-1，0的個數為2n-1-1。2移位可加性：某個m序列同相移為任意值的同一m序列的模2加是另一相移的m序列。3在周期為p=2-1的m序列中，總共有2個游程，有一個長度為n的1游程，一個長度為n-1的0游程。在實際工程應用中，m序列既可以用硬件產生，也可以用軟件產生

39、，然后存在ROM過相應的時鐘同步輸出。在硬件中可使用移位寄存器來產生。m序列的顯著特點是：隨機特性；預先可確定性；循環(huán)特性，從而在通信領域得到了廣泛的應用。在這里用一種帶有兩個反饋抽頭的3級反饋移位寄存器得到一串“1110010”循環(huán)序列，并采取措施防止進入全“0”狀態(tài)。通過更換時鐘頻率，是可以方便地改變輸入碼元的速率的。m序列產生器的電路結構如圖。 信號時鐘異或門或 非 門D QCLK或 門D QCLKD QCLK圖3-2 m序列產生器3 數據選擇器數據選擇器的功能：在多個通道中選擇其中的某一路，或多個信息中選擇其中的某一個信息傳送或加以處理。數據分配器的功能：將傳送來的或處理后的信息分配到

40、各通道去。在本設計中，數據選擇器用于選擇正弦波產生器的兩個輸入時鐘，一個頻率為4mHz，此時正弦波產生器產生一個1 MHz的正弦波，代表數字信號“1”另一個頻率4MHz，此時產生一個250kHz的正弦波信號，代表數字信號“0”。當信號為1時，波形與f1一樣，說明數據選擇器選擇了f1這路數據。當信號為0時，波形與f2一樣，說明數據選擇器選擇了f2這路數據。跳變檢測將跳變檢測引入正弦波的產生中，可以使每次基帶碼元上升沿或下降沿到來時應輸出波形位于正弦波形的0相位處，此電路的設計主要是便于觀察，確保示波器上成為一個連續(xù)的波形?；鶐盘柕奶儥z測可以有很多方法，下圖為一種便于在可編程邏輯器件中實現的方

41、案。跳變輸出時鐘信號基帶碼元異或門D QClk圖3-3信號跳變檢測電路4正弦信號產生 用數字電路和DAC變換器可以產生要求的模擬信號。根據抽樣定理可知，當用模擬信號最大頻率2倍以上的速率對該模擬信號采樣時，便可將模擬信號不失真地恢復出來。本例要求得到的是2個不同頻率的正弦信號，實驗中對正弦波每個周期采樣10個點，即采樣速率為原正弦信號頻率的10倍，因此完全可以在接收端將原正弦信號不失真地恢復出來，從而可以在接收端對FSK信號正確地解調。 每個采樣點采用8位量化編碼，即8位分辨率。采樣點的個數與分辨率的大小主要取決于CPLD/FPGA器件的容量，其中分辨率的高低還與DAC的位數有關。實驗表明，采

42、用8位分辨率和每周期10個采樣點可以達到理想的效果。3.1.2 波形的降噪兩個不同頻率的載波對基帶信號進行調制。這個2FSK信號的波形也正確的表示出基帶信號m序列的值“1110010”1) FIR濾波器數字濾波器是指輸入、輸出均為數字信號，通過一定運算關系改變輸入信號所含頻率成分的相對比例或者濾除某些頻率成分的的器件。FIR濾波器是有脈沖響應的濾波器。FIR濾波器是一種LTI數字濾波器，它的基本結構是一個分節(jié)的延時線，把每一節(jié)的輸出加權累加，得到濾波器的輸出。數學上表示為：（3-1）2) FIR濾波器的設計 在這里，是利用頻率采樣來對FIR濾波器進行設計的。設待設計的濾波器的傳輸函數用表示，對

43、0到2之間等間隔采樣N點，得到Hd（k）（3-2）（3-3）再對N點Hd（k）進行IDFT，得到h(n)，式中，h（n）為所設計的濾波器的單位取樣響應，其系統(tǒng)函數h（z）為（3-4）式y(tǒng) (n)h(N1)h(N-2)h(2)h(1)h(n)z-1z -1z-1x (n)（3-4）適合FIR直接型網絡結構。圖3-4 FIR直接型網絡結構3.2 2FSK解調器設計載波信號經過帶通濾波后整形形成寬帶不同的方波，這些方波代表不同的碼元；鑒頻器確定對應載波頻率，根據頻率判決對應碼元，實現FSK解調涉與的帶通濾波FSK整形鑒頻判決輸出技術問題比調制難度大，一般要使用帶通濾波器、倍頻器、鎖相環(huán)等，電路較為復

44、雜。（非本設計主要容）圖3-5 FSK解調方框圖第四章 基于max+plus的2FSK的調制解調算法4.1 max+plus軟件簡介MAX+PLUS II的全稱Multiple Array Matrix and Programmable Logic User System II ，它的中文全稱是復陣列矩陣與可編程邏輯用戶系統(tǒng)。MAX+PLUS II是Altera公司專門為研制PLD而開發(fā)的軟件。從最初的第一代A+PLUS，第二代MAX+plus，發(fā)展到第三代MAX+PLUS II，Altra 公司的開發(fā)工具軟件不斷完善。MAX+PLUS II的版本不斷升級，功能也越來越強大。MAX+PLUS

45、II是一個完全集成化的可編程邏輯設計環(huán)境，能滿足用戶各種各樣的設計需要。它支持Altera公司不同結構的器件，可在多種平臺上運行。MAX+PLUS II具有突出的靈活性和高效性，為設計者提供了多種可自由選擇的設計方法和工具。豐富的圖形界面，可隨時訪問的在線幫助檔案，是用戶能夠快速輕松地掌握和使用MAX+PLUS II軟件。同時，強大的功能能極減輕設計者的負擔，使設計者可以快速完成所需設計。使用該軟件，用戶從開始設計邏輯電路到完成器件下載編程一般只需數小時時間，其中設計的編譯時間僅需數分鐘。MAX+PLUS II有很多特點：1廣泛的應用圍。MAX+PLUS II除支持Altera公司的器件外，對

46、別的公司的PLD器件也有很好的支持2與器件獨立。MAX+PLUS II提供了與器件結構獨立的設計環(huán)境和綜合能力，用戶可以在設計過程中不考慮具體的結構；3通用性強 ；4兼容性好；5集成度與自動化程度高；6擁有強大的幫助系統(tǒng)；7易學易用，MAX+PLUS II是高度集成的工具，提供豐富的圖形用戶接口，軟件界面新穎友好，通過短時期學習就能熟練掌握。MAX+PLUS II具有開放的界面，提供豐富的邏輯功能庫供設計人員調用，還具有開放核的特點，允許設計人員添加自己的宏功能模塊。充分利用這些邏輯功能模塊，可以減輕設計的工作量，成倍縮短開發(fā)周期。MAX+PLUS II軟件支持各種HDL語言設計輸入。在本設計

47、中，主要就是用VHDL語言進行編程的。4.2 2FSK調制解調算法4.2.1 m序列算法 M序列算法部分vhdl程序如下（完整程序見附錄）： signal a：std_logic_vector(2 downto 0)； BEGIN process(start) begin if(startevent and start=1) then -上升沿檢測 a(0)=a(1)； a(1)=a(2)； end if； end process； process(start) begin if(startevent and start=1) then a(2)=(a(1) xor a(0) or (not

48、(a(0) or a(1) or a(2)； end if； end process； y=a(0)；本程序的算法是：每次檢測上升沿，移動中間變量a的每一位，并經過簡單的“異或”，“或”運算得到m序列，產生的信號為“1110010”。使用max+plus軟件的vhdl文本輸入功能并進行時序仿真，得到如下仿真圖： 圖4-1 m序列仿真高電平代表信號1，低電平代表信號0，同步信號start頻率為100khz。由圖可以看出產生的m序列為1110010，周期是70us；a是中間變量。對波形進行延時分析，如圖： 圖4-2 M序列仿真延時由圖可知，m序列信號較同步信號有10.9ns的延時。4.2.2 分頻

49、器算法分頻器算法部分vhdl程序如下（完整程序見附錄）： PROCESS(clk) BEGIN IF (clkevent AND clk = 1)then IF (count1 = 1111) then -4位二進制計數器 count1 0);-計數清零 ELSE count1 = count1 + 1; END IF ; END IF ; END PROCESS; PROCESS(clk) BEGIN -占空比1/16IF (clkevent AND clk=1 ) THEN IF(count1 = 1111) THEN -滿足條件給f16賦值 f16 = 1 ; ELSE f16 = 0

50、; END IF ; END IF ; END PROCESS; 本程序的算法是：每次檢測上升沿，計數器加1，加到1111時清零，并賦值1給f16，還沒加到1111，則賦值0給f16，這樣就產生了占空比為1/16的頻率，并且頻率由時鐘的16分頻得來。本設計要求頻率可變，占空比可變。為滿足要求，只需將程序中的2進制數改變，即可實現不同頻率與不同占空比的變化。為簡便起見，這里只仿真設計所需的一部分。使用max+plus軟件的vhdl文本輸入功能并進行時序仿真，得到如下仿真圖：圖4-3 分頻器仿真時鐘信號頻率80mhz，由圖可以看出f16占空比是1/16，頻率為5mhz，f4占空比是1/4，頻率為2

51、0mhz；count1，coune2為計數器，都是中間變量。對波形進行延時分析，如圖： 圖4-4 分頻器仿真延時由圖可知：f4，f16較時鐘信號延時6.7ns，接近半個周期。4.2.3 數據選擇器算法數據選擇器算法部分vhdl程序如下（完整程序見附錄）：process(f1，f2，y)beginif(y=0) then z=f2 ; -頻率選擇 else z=f1; end if;end process;本程序算法十分簡單：當基帶信號為高電平時選擇f1，低電平是選擇f2。本設計雖未要求相位連續(xù)，但是為美觀起見，使用的信號有一定的倍數關系。 使用max+plus軟件的vhdl文本輸入功能并進行時

52、序仿真，得到如下仿真圖： 圖4-5數據選擇器仿真由圖可以看出，基帶信號為高電平時選擇了f1，低電平是選擇了f2，fi周期為5ns，f2周期為20ns，基帶信號周期100ns。對波形進行延時分析，如圖： 圖4-6數據選擇器仿真延時由圖可知：調制信號較f1延時7.5ns，較f2延時7.3ns，較基帶信號延時7.5ns4.2.4 解調器算法解調器算法部分vhdl程序如下（完整程序見附錄）： PROCESS(start) BEGIN IF startevent and start = 1 THEN ca = 0; END IF; END PROCESS; PROCESS(z) BEGIN IF zev

53、ent and z = 1 THEN ca = ca + 1; END IF; END PROCESS; PROCESS(start) BEGIN IF startevent and start = 0 THEN cb y y Y y = 0; END CASE; END PROCESS本程序的算法是：系統(tǒng)檢測同步信號上升沿，同時計數器清零；當調制信號處于上升沿時，計數器開始計數，每次上升沿時，計數器加1；當系統(tǒng)檢測同步時鐘的下降沿時，檢測計數器的數值，當計數器為0，1，2時，基帶信號被賦值為0；當計數器為3，4，5時，基帶信號被賦值1。使用max+plus軟件的vhdl文本輸入功能并進行時序

54、仿真，得到如下仿真圖： 圖4-7解調器時序仿真由圖可以看出：高頻率對應的基帶信號是高電平，低頻率對應的基帶信號是低電平對波形進行延時分析，如圖：圖4-8解調器仿真延時由圖可知：基帶信號y較同步信號start和調制信號z延時5us，即解調后的基帶信號延時同步信號半個周期；與設計相符。4.2.5 2FSK調制解調完整算法上面已經將各個主要器件進行了仿真，本節(jié)主要是將各器件組合在一起，進行2FSK整體仿真。使用MAX+PLUS的原理圖輸入功能，將各個器件用導線連接；由于先前在仿真過程中，系統(tǒng)自動生成了元器件，只需使用enter symbol功能，將器件調出即可連線。start y f16clk f4

55、yf16 zf4startz yclkmM序列產生器分頻器數據選擇器解調器下圖是各器件端口連接示意圖：圖4-9 端口連線 由于程序中已定義了端口名，故上圖的端口名不做修改。 下面對2FSK調制解調進行第一次完整仿真。 參數設置： 同步信號start 為100khz； 時鐘信號 clk 為 4mhz； 頻率1（即f4）為 1mhz ，占空比1/4; 頻率2（即f16）為 250khz ， 占空比1/16； 基帶信號y（即m序列）為 1110010 。 下面是仿真圖： 圖4-10 2FSK調制解調時序仿真由圖可以看出：2FSK的調制解調非常成功，基帶信號的調制很理想，其解調也很完美，調制前與解調后

56、波形完全一致。由于設計要求頻率與占空比可變，故下面對2FSK調制解調進行第二次完整仿真。 參數設置： 同步信號start 為100hz； 時鐘信號 clk 為 40khz； 頻率1（即f4）為 10khz ， 占空比1/2; 頻率2（即f16）為 250hz ，占空比1/2； 基帶信號y（即m序列）為 1110010 。 下面是仿真圖： 圖4-11 2FSK調制解調時序仿真由圖可以看出：2FSK的調制解調同樣非常成功，基帶信號的調制很理想，其解調也很完美，調制前與解調后波形完全一致。至此，基于FPGA的2FSK調制解調設計全部結束。參 考 文 獻1徐志軍，徐光輝 CPLD/FPGA 的開發(fā)與應

57、用 電子工業(yè)，20022凌 胡永生 數字信號處理的FPGA實現 清華大學，20033Hans Gustat . Frank Herzel Integrated FSK demodulator with very high sensitivity 20034周昊，宋文濤，羅漢文 一種基于的軟件無線電調制方案 清華大學20025褚振勇，翁木云 FPGA設計與應用 電子科大 20026羅衛(wèi)兵、樺、捷，通信系統(tǒng)仿真設計，電子科技大學，20017郝莉、賈蓓莉，現代通信原理，20028隗永安 現代通信原理 西南交通大學 20009丁玉美 高西全，數字信號處理，電子科大，200010樊昌信等，通信原理（第5

58、版）工業(yè)，200111黃再銀. FPGA的工作原理與其應用.電子世界，200312Michael D.Ciletti.Advanced Digital Design With the Verilog HDL，Publishing house of electronics industry 200413王金明.數字系統(tǒng)設計與Verilog HDL. 電子工業(yè)，200514譚會生，昌凡.EDA 技術與應用. 電子科技大學，200415PAN Song Application foreground of CPLD/FPGA in electron designon technology apply

59、Publishing house of electronics industry 200216LU Shao-qiang.FPGA will gradualy replace ASICand ASSPJ.Electron production world，200017守良.Matlab/Simulink 在FPGA 設計中的應用.微計算機信息報200518華鴻頻移鍵控(FSK)與其最新應用 200019段吉海.黃智偉基于CPLD/FPGA的數字通信系統(tǒng)建模與設計 200420徐慧.徐鋒2FSK信號產生器的FPGA設計期刊論文-現代電子技術 200521常永EDA技術與數字系統(tǒng)設計 200422

60、愛榮， 王振成. EDA 與CPLD 開發(fā)應用簡明教程 清華大學 200723 吳海濤， 梁迎春， 英俊.基于FPGA 的全數字FSK 調制解調器設計.現代通信技術，200724 隗永安著， 現代通信理論. ： 西南交通大學，200025 毅剛. 單片機應用設計. ：工業(yè)大學200226 梅燦華， 潛. 基于FPGA 的鍵控移頻調制解調器的設計與實現. 大學學報，2003附錄 m序列生成VHDL程序：LIBRARY IEEE; -產生“1110010”m 序列USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;USE IEEE