基于FPGA的數(shù)控三相調(diào)壓電路仿真設(shè)計(jì)說(shuō)明

1、 PAGE44 / NUMPAGES44摘 要交流調(diào)壓電路廣泛應(yīng)用于燈光控制與異步電機(jī)軟啟動(dòng)，也用于異步電機(jī)調(diào)速。在供用電系統(tǒng)中，這種電路還用于對(duì)無(wú)功功率的連續(xù)調(diào)節(jié)。隨著EDA技術(shù)的發(fā)展，許多電子產(chǎn)品的設(shè)計(jì)都采用了FPGA器件。在FPGA的設(shè)計(jì)中，由于VHDL語(yǔ)言具有很好的行為描述和系統(tǒng)描述性能、語(yǔ)言易讀特征、層次化設(shè)計(jì)等優(yōu)點(diǎn)而得到了廣泛的應(yīng)用。論文詳細(xì)分析了晶閘管三相三線制調(diào)壓電路的工作原理，給出了晶閘管的導(dǎo)通順序和觸發(fā)脈沖的規(guī)則。以實(shí)驗(yàn)室EDA/SOPC為實(shí)驗(yàn)開發(fā)平臺(tái)，以FPGA芯片EP2C5Q208C8作為控制核心，設(shè)計(jì)了脈沖產(chǎn)生各個(gè)功能模塊，得到了兩種方案的頂層設(shè)計(jì)仿真模塊電路，并對(duì)其

2、進(jìn)行了仿真驗(yàn)證。論文還設(shè)計(jì)了穩(wěn)壓電源、同步信號(hào)提取電路、輸入輸出隔離電路，搭建了單相半波實(shí)驗(yàn)驗(yàn)證電路，獲得了不同觸發(fā)角的脈沖波形和輸出電壓波形。仿真和實(shí)驗(yàn)結(jié)果表明了設(shè)計(jì)的合理性和正確性，所設(shè)計(jì)的電路能夠?qū)崿F(xiàn)連續(xù)調(diào)壓的功能。關(guān)鍵詞：FPGA，VHDL，晶閘管，觸發(fā)角AbstractAc voltage regulation circuit are widely used in lighting control and asynchronous motor soft start, also used for asynchronous motor speed. In the power supply

3、 system, this circuit is also used in on reactive power continuous adjustment. With the development of the technology of EDA, many electronic product design are adopted FPGA device. In the design of the FPGA, because VHDL language has the very good behavior description and system performance, easy t

4、o read description language characteristics, the hierarchical design of advantage and a wide range of applications.Based on FPGA design EP2C5Q208C8 chip as control chip, taking three-phase synchronous extraction signal to trigger the benchmark, by changing the thyristor trigger to exchange the press

5、ure Angle of purpose. The experimental results show that using the FPGA chip control thyristor conduction, which is easy to carry out, circuit structure compact, high control accuracy and strong anti-interference ability, etc.KEY WORDS：FPGA，VHDL，thyristor， triggering Angle目錄第 TOC o 1-3 h z u HYPERLI

6、NK l _Toc3271002721章 前言 PAGEREF _Toc327100272 h 3HYPERLINK l _Toc3271002731.1 三相調(diào)壓器仿真電路設(shè)計(jì)的意義 PAGEREF _Toc327100273 h 3HYPERLINK l _Toc3271002741.2 系統(tǒng)的原理與功能 PAGEREF _Toc327100274 h 3第HYPERLINK l _Toc3271002752章 EDASOPC實(shí)驗(yàn)開發(fā)平臺(tái)的介紹 PAGEREF _Toc327100275 h 4第HYPERLINK l _Toc3271002763章 FPGA的介紹 PAGEREF _To

7、c327100276 h 5第HYPERLINK l _Toc3271002774章三相交流調(diào)壓電路的觸發(fā)原理 PAGEREF _Toc327100277 h 6HYPERLINK l _Toc3271002784.1 晶閘管的工作原理 PAGEREF _Toc327100278 h 7HYPERLINK l _Toc3271002794.2 晶閘管對(duì)觸發(fā)電路的基本要求 PAGEREF _Toc327100279 h 7HYPERLINK l _Toc3271002804.3 三相無(wú)中線調(diào)壓電路的工作原理 PAGEREF _Toc327100280 h 7第HYPERLINK l _Toc32

8、71002815章三一樣步信號(hào)的提取 PAGEREF _Toc327100281 h 8HYPERLINK l _Toc3271002825.1 同步信號(hào)的初步提取 PAGEREF _Toc327100282 h 8HYPERLINK l _Toc3271002835.1.1 電壓比較器的選取 PAGEREF _Toc327100283 h 8HYPERLINK l _Toc3271002845.1.2 直流穩(wěn)壓電源的設(shè)計(jì) PAGEREF _Toc327100284 h 8HYPERLINK l _Toc3271002855.2 輸出隔離的設(shè)計(jì) PAGEREF _Toc327100285 h

9、9HYPERLINK l _Toc3271002865.3 同步提取電路的設(shè)計(jì) PAGEREF _Toc327100286 h 9第HYPERLINK l _Toc3271002876章觸發(fā)脈沖的FPGA設(shè)計(jì) PAGEREF _Toc327100287 h 10HYPERLINK l _Toc3271002886.1 脈沖產(chǎn)生模塊的設(shè)計(jì) PAGEREF _Toc327100288 h 10HYPERLINK l _Toc3271002896.1.1 移相控制脈沖的選取 PAGEREF _Toc327100289 h 10HYPERLINK l _Toc3271002906.1.2 單脈沖產(chǎn)生模

10、塊 PAGEREF _Toc327100290 h 10HYPERLINK l _Toc3271002916.2 脈沖擴(kuò)展模塊的設(shè)計(jì) PAGEREF _Toc327100291 h 14HYPERLINK l _Toc3271002926.3 脈沖分配模塊的設(shè)計(jì) PAGEREF _Toc327100292 h 15HYPERLINK l _Toc3271002936.4 脈沖調(diào)制模塊的設(shè)計(jì) PAGEREF _Toc327100293 h 15HYPERLINK l _Toc3271002946.5 時(shí)鐘分頻模塊的設(shè)計(jì) PAGEREF _Toc327100294 h 15HYPERLINK l

11、_Toc3271002956.6 系統(tǒng)總體的設(shè)計(jì) PAGEREF _Toc327100295 h 16第HYPERLINK l _Toc3271002967章實(shí)驗(yàn)結(jié)果與驗(yàn)證 PAGEREF _Toc327100296 h 20HYPERLINK l _Toc327100297致 PAGEREF _Toc327100297 h 22HYPERLINK l _Toc327100298參考文獻(xiàn) PAGEREF _Toc327100298 h 231前 言1.1 三相調(diào)壓器仿真電路設(shè)計(jì)的意義交流調(diào)壓電路廣泛運(yùn)用于工業(yè)加熱、燈光控制（如調(diào)光臺(tái)燈和舞臺(tái)燈光的控制）、異步電機(jī)調(diào)速與軟啟動(dòng)、電解電鍍的交流側(cè)調(diào)

12、壓。在供用電系統(tǒng)中，這種電路還用于對(duì)無(wú)功功率的連續(xù)調(diào)節(jié)。此外，在高電壓小電流或低電壓大電流的直流電源中，也常采用交流調(diào)壓電路在變壓器一次側(cè)調(diào)壓，而變壓器二次側(cè)用二極管整流。這樣的電路體積小，成本低，易于制造。微電子技術(shù)與電力電子技術(shù)的結(jié)合，信息電子技術(shù)已經(jīng)融入電力電子技術(shù)領(lǐng)域形成一個(gè)整體，計(jì)算機(jī)控制技術(shù)已經(jīng)在電力電子技術(shù)中生根、開花、結(jié)果?，F(xiàn)在電力電子裝置的控制不僅依賴硬件電路，而且可以利用軟件編程，既方便又靈活，使各種新穎、復(fù)雜的控制策略和方案得以實(shí)現(xiàn)。在交流調(diào)壓電路中，觸發(fā)控制電路是核心。觸發(fā)電路的穩(wěn)定性、可靠性直接關(guān)系到整個(gè)變換性能的好壞。傳統(tǒng)的晶閘管觸發(fā)電路是以分立元件構(gòu)成的模擬觸發(fā)器

13、為主。由于元件參數(shù)的分散性和零點(diǎn)漂移等因素，觸發(fā)脈沖的對(duì)稱性較差。采用Altera公司高性能FPGA芯片EP2C5Q208C8，本文設(shè)計(jì)了三相無(wú)中線調(diào)壓電路的晶閘管觸發(fā)控制電路。在QUARTUS 軟件的支持下，采用文本輸入和原理圖相結(jié)合的方式有效地利用了FPGA芯片的資源，在占用很少資源的情況下實(shí)現(xiàn)了輸出脈沖對(duì)稱性、響應(yīng)快、精度高、穩(wěn)定性好、易調(diào)試的觸發(fā)控制電路，克服了傳統(tǒng)電路對(duì)稱性差的缺點(diǎn)，具有明顯的優(yōu)勢(shì)。1.2 系統(tǒng)的原理與功能系統(tǒng)要實(shí)現(xiàn)的功能是輸出六路同步雙窄脈沖列，以此來(lái)控制晶閘管的導(dǎo)通，從而實(shí)現(xiàn)晶閘管電路的輸出調(diào)壓控制?；贔PGA的三相調(diào)壓電路的總體原理框圖如圖1-1所示。晶閘管負(fù)

14、載變壓器三相電壓隔離驅(qū)動(dòng)電路光耦隔離電路時(shí)鐘FPGA控制電路同步提取電路圖1-1 基于FPGA的三相調(diào)壓電路總體框圖在系統(tǒng)的總體框圖中，F(xiàn)PGA控制電路是核心，也是設(shè)計(jì)實(shí)現(xiàn)的重點(diǎn)。同步提取電路是實(shí)現(xiàn)精準(zhǔn)觸發(fā)的前提，也是移相控制的保證。光耦隔離電路是要實(shí)現(xiàn)模擬與數(shù)字的隔離，用于保護(hù)FPGA芯片。時(shí)鐘模塊為EDA實(shí)驗(yàn)箱提供的高精度數(shù)字時(shí)鐘。系統(tǒng)設(shè)計(jì)的原理是利用FPGA芯片的可編程性，實(shí)現(xiàn)晶閘管的精準(zhǔn)觸發(fā)，電路結(jié)構(gòu)簡(jiǎn)單，易于操作。2 EDASOPC實(shí)驗(yàn)開發(fā)平臺(tái)介紹SOPC-NIOS EDA/SOPC實(shí)驗(yàn)開發(fā)系統(tǒng)是根據(jù)現(xiàn)代電子發(fā)展的方向，集EDA和SOPC系統(tǒng)開發(fā)為一體的綜合性實(shí)驗(yàn)開發(fā)系統(tǒng)，是電子設(shè)計(jì)

15、和電子項(xiàng)目開發(fā)的理想工具。整個(gè)開發(fā)系統(tǒng)由核心板、SOPC開發(fā)平臺(tái)和擴(kuò)展板構(gòu)成，根據(jù)用戶不同的需求配置成不同的開發(fā)系統(tǒng)。EP2C5核心板為基于Altera CycloneII器件的嵌入式系統(tǒng)開發(fā)提供了一個(gè)很好的硬件平臺(tái)，它可以為開發(fā)人員提供以下資源：1主芯片采用Altera CycloneII器件EP2C5Q208C8；2EPCS1I8配置芯片；3標(biāo)準(zhǔn)AS編程接口和JTAG調(diào)試接口；450MHz高精度時(shí)鐘源；5三個(gè)高密度擴(kuò)展接口；6系統(tǒng)上電復(fù)位電路；7支持+5V直接輸入，板上電源管理模塊。圖2-1為核心板EP2C5模塊組成圖。圖2-1 核心板EP2C5模塊組成圖EDA/SOPC實(shí)驗(yàn)開發(fā)平臺(tái)提供了

16、豐富的資源供學(xué)生或開發(fā)人員學(xué)習(xí)使用，資源包括接口通信、控制、存儲(chǔ)、數(shù)據(jù)轉(zhuǎn)換以與人機(jī)交互顯示等幾大模塊，接口通信模塊包括SPI接口、IIC接口、VGA接口、RS232接口、網(wǎng)絡(luò)接口、USB接口、PS2鍵盤/鼠標(biāo)接口、1Wire接口等；控制模塊包括直流電機(jī)、步進(jìn)電機(jī)和交通燈的控制模塊等；存儲(chǔ)模塊包括EEPROM存儲(chǔ)器模塊等；數(shù)據(jù)轉(zhuǎn)換模塊包括串行ADC、 DAC、高速并行ADC、DAC以與音頻CODE等；人機(jī)交互顯示模塊包括8個(gè)按鍵、12個(gè)撥動(dòng)開關(guān)、12個(gè)LED發(fā)光二極管顯示、44鍵盤陣列、128240圖形點(diǎn)陣LCD、8位動(dòng)態(tài)7段碼管、1616點(diǎn)陣、實(shí)時(shí)時(shí)鐘等；另外平臺(tái)上還提供了一個(gè)簡(jiǎn)易模擬信號(hào)源和

17、多路時(shí)鐘模塊。Altera公司的QuartusII軟件提供了可編程片上系統(tǒng)（SOPC）設(shè)計(jì)的一個(gè)綜合開發(fā)環(huán)境，是進(jìn)行SOPC設(shè)計(jì)的基礎(chǔ)。QuartusII集成環(huán)境包括以下容：系統(tǒng)級(jí)設(shè)計(jì)，嵌入式軟件開發(fā)，可編程邏輯器件（PLD）設(shè)計(jì)，綜合，布局和布線，驗(yàn)證與仿真。QuartusII設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者需要提供了一個(gè)完整的多平臺(tái)開發(fā)環(huán)境，它包含整個(gè)FPGA和CPLD設(shè)計(jì)階段的解決方案。圖2-2說(shuō)明了QuartusII軟件的開發(fā)流程。圖2-2 QuartusII軟件的開發(fā)流程此外，QuartusII軟件允許用戶在設(shè)計(jì)流程的每個(gè)階段使用QuartusII圖形用戶界面、EDA工具界面或命令行界面。在整個(gè)設(shè)

18、計(jì)流程中可以使用這些界面中的一個(gè)，也可以在不同的設(shè)計(jì)階段使用不同的界面。QuartusII軟件支持VHDL和Verilog硬件描述語(yǔ)言（HDL）的設(shè)計(jì)輸入、基于圖形的設(shè)計(jì)輸入方式以與集成系統(tǒng)設(shè)計(jì)工具。QuartusII軟件可以將設(shè)計(jì)、綜合、布局和布線以與系統(tǒng)的驗(yàn)證全部整合到一個(gè)無(wú)縫的環(huán)境之中。其中還包括第三方EDA工具的接口如MATLAB等。3 FPGA介紹現(xiàn)場(chǎng)可編程門陣列FPGA芯片是Xilinx公司于1985年首家推出的，它是一種新型的高密度PLD，采用CMOS-SRAM工藝制作。FPGA的結(jié)構(gòu)與門陣列PLD不同，其部由許多可編程邏輯模塊組成，邏輯塊之間可以靈活的互相連接。FPGA結(jié)構(gòu)一般

19、分為三個(gè)部分：可編程邏輯塊、可編程I/O模塊和可編程部連線。配置數(shù)據(jù)放在片的SRAM或者熔絲圖上，基于SRAM的FPGA器件工作前需要從芯片外部加載配置數(shù)據(jù)。配置數(shù)據(jù)可以存儲(chǔ)在片外的EPROM或者計(jì)算機(jī)上，設(shè)計(jì)人員可以控制加載過程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即所謂現(xiàn)場(chǎng)可編程。EDA技術(shù)發(fā)展大致分為CAD、CAE和EDA階段。主要特征有：（1）、高層綜合的理論與方法取得較大進(jìn)展，將EDA設(shè)計(jì)層次由RTL級(jí)提高到了系統(tǒng)級(jí)，分為邏輯綜合和測(cè)試綜合；（2）、采用硬件描述語(yǔ)言來(lái)描述10萬(wàn)門以上的設(shè)計(jì)，并形成了VHDL和Verilog HDL兩種標(biāo)準(zhǔn)硬件描述語(yǔ)言；（3）、采用平面規(guī)劃技術(shù)對(duì)邏輯綜合和物理版

20、圖設(shè)計(jì)進(jìn)行聯(lián)合管理，做到在邏輯綜合早期設(shè)計(jì)階段就考慮到物理設(shè)計(jì)信息的影響；（4）、可測(cè)性綜合設(shè)計(jì)；（5）、為帶有嵌入IP模塊的ASIC設(shè)計(jì)提供軟硬件協(xié)同系統(tǒng)設(shè)計(jì)工具；（6）、建立并設(shè)計(jì)工程CE框架結(jié)構(gòu)的集成化設(shè)計(jì)環(huán)境，以適應(yīng)當(dāng)今ASIC的一些特點(diǎn)。EDA自上而下的設(shè)計(jì)方法的主要特點(diǎn)有：電路設(shè)計(jì)更趨合理；采用系統(tǒng)早期仿真；降低了硬件電路設(shè)計(jì)的難度；主要設(shè)計(jì)文件是用HDL語(yǔ)言編寫的源程序。利用HDL語(yǔ)言的系統(tǒng)硬件電路的自上而下設(shè)計(jì)一般分為三個(gè)層次。第一層次為行為描述，它是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述；第二層是寄存器傳輸方式描述，又稱數(shù)據(jù)流描述；第三層是邏輯綜合。用VHDL語(yǔ)言開發(fā)可編程邏輯電路的完整

21、流程為：文本編輯。用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog HDL文件保存為.v文件。功能仿真。將文件調(diào)入HDL仿真軟件環(huán)境進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過這一步，只有在布線完成以后，才能進(jìn)行時(shí)序仿真）。邏輯綜合。將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜合成最簡(jiǎn)單的布爾表達(dá)式。邏輯綜合軟件會(huì)生成.edf(EDIF)的EDA工業(yè)標(biāo)準(zhǔn)文件。布線布局。將.edf文件調(diào)入FPGA廠商提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到CPLD/FPGA中。時(shí)序仿真。需要利用布局布線中獲得的精確參數(shù)，用仿

22、真軟件驗(yàn)證電路的時(shí)序(也叫后仿真)。在FPGA的整個(gè)設(shè)計(jì)流程中，電路的設(shè)計(jì)、編譯和仿真過程結(jié)束后，就需要對(duì)器件進(jìn)行編程或配置，最后整個(gè)工程進(jìn)行調(diào)試，以實(shí)現(xiàn)功能驗(yàn)證和完成最終設(shè)計(jì)。在設(shè)計(jì)中，配置方式選擇JTAG模式。4 三相交流調(diào)壓電路的觸發(fā)原理三相調(diào)壓電路根據(jù)三相連接形式的不同，可以有多種形式，通常有三相四線星式連接、三相三線式連接、三角形連接。本設(shè)計(jì)主要分析阻性負(fù)載的三相三線星形連接的調(diào)壓電路，如圖4-1所示。圖4-1 帶阻性負(fù)載的三相三線調(diào)壓電路4.1 晶閘管的工作原理晶閘管也稱可控硅，屬于半控型器件，在工業(yè)上廣泛用于大功率變換和控制。在其導(dǎo)通時(shí)，主電流由陽(yáng)極流向陰極。晶閘管的門極觸發(fā)電流

23、是從門極流入晶閘管，從陰極流出。在門極觸發(fā)電流為零時(shí)，如果在器件兩端加正向電壓，則晶閘管處于正向阻斷狀態(tài)，只有很小的正向漏電流通過。如果正向電壓超過臨界極限即正向轉(zhuǎn)折電壓，則漏電流急劇增大，器件開通。隨著門極電流幅值的增大，正向轉(zhuǎn)折電壓降低。導(dǎo)通后的晶閘管特性和二極管的正向特性相似。導(dǎo)通期間，如果門極電流為零，并且陽(yáng)極電流降至接近與零的某一數(shù)值以下，則晶閘管又回到正向阻斷狀態(tài)。當(dāng)晶閘管上施加反向電壓時(shí)，其伏安特性類似于二極管的反向特性。 使晶閘管導(dǎo)通的情況也有其他幾種：陽(yáng)極電壓升高到相當(dāng)高的數(shù)值造成雪崩效應(yīng)；陽(yáng)極電壓上升率過高；結(jié)溫較高；光觸發(fā)。除了光觸發(fā)可以保證主電路與控制電路之間的良好絕緣

24、而應(yīng)用與高電壓設(shè)備之外，其他都因不好控制而難以應(yīng)用于實(shí)踐。只有門極觸發(fā)是最精確、迅速而且可靠的控制手段。晶閘管受到觸發(fā)后，陽(yáng)極電流的增長(zhǎng)不會(huì)瞬間完成，還要經(jīng)過導(dǎo)通時(shí)間后才能完成觸發(fā)導(dǎo)通。在晶閘管關(guān)斷過程中，反向恢復(fù)過程結(jié)束后，晶閘管要恢復(fù)其對(duì)正向電壓的阻斷能力還需要一段時(shí)間。如果在正向阻斷恢復(fù)時(shí)間對(duì)晶閘管施加正向電壓，晶閘管會(huì)重新正向?qū)ā＞чl管的主要參數(shù)有：額定電壓、額定電流、通態(tài)平均電壓、維持電流、擎住電流、斷態(tài)電壓臨界上升率、通態(tài)電流臨界上升率、門極觸發(fā)電壓和門極觸發(fā)電流、恒定結(jié)溫等。在實(shí)際中選擇晶閘管的額定電壓時(shí)，通常是原件在實(shí)際工作電路中可能承受到的最大峰值電壓的23倍。4.2 晶閘

25、管對(duì)觸發(fā)電路的基本要求控制晶閘管導(dǎo)通的電路稱為觸發(fā)電路。為了減少門極損耗，確保觸發(fā)時(shí)刻的準(zhǔn)確性，觸發(fā)信號(hào)常采用脈沖形式。晶閘管對(duì)觸發(fā)電路的基本要求有：（1）、觸發(fā)信號(hào)要有足夠的功率；（2）、觸發(fā)脈沖必須與主回路電源電壓保持同步；（3）、觸發(fā)脈沖要有一定的寬度，前沿要陡；（4）、觸發(fā)脈沖的移相圍應(yīng)能滿足主電路的要求；（5）、有良好的抗干擾性能、溫度穩(wěn)定性與主電路的電氣隔離。4.3 三相無(wú)中線調(diào)壓電路的工作原理如圖4-1所示，在任一相導(dǎo)通時(shí)必須和另一相構(gòu)成回路，因此和三相全橋相控整流電路一樣，電流流通路徑中有兩個(gè)晶閘管，所以應(yīng)采取雙脈沖或?qū)捗}沖。三相的觸發(fā)脈沖應(yīng)依次相差120，同一相的兩個(gè)反并聯(lián)晶

26、閘管觸發(fā)脈沖應(yīng)相差180。因此，和三相橋式全控整流電路一樣，觸發(fā)脈沖的順序也是VT1VT6，依次相差60。如果把晶閘管換成二極管后可以看出，相電流和相電壓同相位，且相電壓過零時(shí)二極管導(dǎo)通。因此把相電壓過零點(diǎn)定為控制角a的起點(diǎn)。三相三線電路中，兩相間導(dǎo)通時(shí)是靠線電壓導(dǎo)通的，而線電壓超前相電壓30，因此a角的移相圍是0150。在任意時(shí)刻，晶閘管的工作情況如下：可能是三相中各有一個(gè)晶閘管導(dǎo)通，這時(shí)負(fù)載相電壓就是電源的相電壓；也可能是兩相中各有一個(gè)晶閘管導(dǎo)通，另一相不導(dǎo)通，這時(shí)導(dǎo)通相的負(fù)載相電壓電源線電壓的一半。根據(jù)任一時(shí)刻導(dǎo)通晶閘管的個(gè)數(shù)以與半個(gè)周期波電流是否連續(xù)可將0150的移相圍分為如下三段：在

27、060圍，電路處于三個(gè)晶閘管導(dǎo)通和兩個(gè)晶閘管導(dǎo)通的交替狀態(tài)，每個(gè)晶閘管導(dǎo)通的角度是180- a。但a=0時(shí)是一種特殊狀況，一直是三個(gè)晶閘管導(dǎo)通。在6090圍，任一時(shí)刻都是兩個(gè)晶閘管導(dǎo)通，每個(gè)晶閘管的導(dǎo)通角為120。在90150圍，電路處于兩個(gè)晶閘管導(dǎo)通和無(wú)晶閘管導(dǎo)通的交替狀態(tài)，每個(gè)晶閘管導(dǎo)通的角度為300-2a，而且這個(gè)導(dǎo)通角度被分割為不連續(xù)的兩部分，在半波形成兩個(gè)斷續(xù)的波頭，各占150-a。綜上所述，在設(shè)計(jì)相控三相調(diào)壓電路的觸發(fā)脈沖時(shí)，只要遵循晶閘管的導(dǎo)通順序以與所加補(bǔ)脈沖的規(guī)則，就可以設(shè)計(jì)出合格的觸發(fā)控制脈沖。5 三一樣步信號(hào)的提取由第四章知道，要使三相交流調(diào)壓電路按順序觸發(fā)，就必須提取三

28、一樣步信號(hào)。同步信號(hào)是觸發(fā)電路實(shí)現(xiàn)精準(zhǔn)觸發(fā)的前提，也是實(shí)現(xiàn)數(shù)字化觸發(fā)的保證。5.1 同步信號(hào)的初步提取要實(shí)現(xiàn)三一樣步信號(hào)的初步提取，首先要從電源側(cè)經(jīng)過三相變壓器得到三相相電壓信號(hào)，然后將相電壓信號(hào)經(jīng)過分壓和限流處理接入電壓比較器，從而可以提取出三一樣步信號(hào)。提取出的同步信號(hào)為三一樣步方波，幅度值為12V。5.1.1 電壓比較器的選取本設(shè)計(jì)選取的電壓比較器的型號(hào)為L(zhǎng)M311，可以實(shí)現(xiàn)輸入電壓的過零比較。LM311的部結(jié)構(gòu)原理圖如圖 5-1所示。圖 5-1 芯片LM311的部結(jié)構(gòu)原理圖在設(shè)計(jì)中，LM311芯片的平衡/選能端口懸空，VCC接+12V電源，VEE接-12V電源。5.1.2 直流穩(wěn)壓電源

29、的設(shè)計(jì)要得到過零比較電路，還必須要有輸出為12V的直流穩(wěn)壓電源，圖5-2為本設(shè)計(jì)所需的直流穩(wěn)壓電源的電路原理圖。圖 5-2 輸出為12V的穩(wěn)壓電源通常情況下，直流穩(wěn)壓電源包括四部分，它們分別為電源變壓器，整流電路，濾波電路，穩(wěn)壓電路。在電源變壓器部分，采用的是輸出為15V/8W的三抽頭變壓器。整流電路為橋式全波整流，所選用的整流二極管的型號(hào)為IN4007，其反向耐壓值大于15V。濾波電路為兩個(gè)1000uF的電容，它們的耐壓值為50V。兩個(gè)1000uF電容的作用是將整流電路輸出的單向脈動(dòng)直流電壓進(jìn)行濾波處理，濾除或抑制其中的交流成分，使其變得平滑便于后續(xù)處理。穩(wěn)壓電路由兩個(gè)三端穩(wěn)壓器和電容組成。

30、三端穩(wěn)壓器的型號(hào)為L(zhǎng)M7812和LM7912，輸出分別為+12V和-12V。接在穩(wěn)壓器兩端的電容為0.1uF的瓷片電容和100uF的電解電容。其中，接在穩(wěn)壓器前端的C5、C6的作用是消除輸入端的電感效應(yīng)，防止自激震蕩，同時(shí)可抑制高頻信號(hào)的干擾。接在穩(wěn)壓器后端的C7、C8可改善負(fù)載端的瞬態(tài)響應(yīng)，同時(shí)也可抑制高頻信號(hào)的干擾。100uF的電容用于減少低頻信號(hào)的干擾。5.2 輸出隔離的設(shè)計(jì)同步信號(hào)的提取完成后，要輸入到FPGA芯片，此時(shí)不能直接輸入，還必須要經(jīng)過電壓隔離電路，將數(shù)字端與模擬端隔離開。設(shè)計(jì)采取光耦隔離，所用芯片型號(hào)為TLP521。圖5-3即為光耦的部電路原理圖。圖 5-3 光耦TLP52

31、1由于光耦是以光為介質(zhì)來(lái)傳輸電信號(hào)器件，它的輸入端為紅外線發(fā)光二極管，輸出端為光敏半導(dǎo)體管，所以可以很好地實(shí)現(xiàn)電壓隔離。5.3 同步提取電路的設(shè)計(jì)經(jīng)過降壓處理的三相相電壓信號(hào)，通過電壓比較器進(jìn)行過零比較，就可以得到三一樣步方波，再進(jìn)過光耦的電壓隔離，就可以輸入到FPGA芯片了。同步提取電路原理圖如圖5-4所示。圖 5-4 同步提取電路原理圖以A相為例，降壓處理后的相電壓信號(hào)，首先要經(jīng)過電阻分壓，然后才能輸入到電壓比較器，這樣可以使輸入電壓的幅值限制在12V之間，以便電壓比較器的正常工作。在電壓比較器的輸入端口，加入限幅措施，避免其進(jìn)入深度飽和區(qū)。由于LM311的集電極開路，所以要接上拉電阻，設(shè)

32、計(jì)采用4.7K的上拉電阻。電壓比較器輸出的12V的同步方波給了光耦的輸入信號(hào)，光耦的輸出信號(hào)幅值在3.3V左右，可以直接加入FPGA芯片。同時(shí)，光耦的輸出端與輸入端信號(hào)反相，所以在接入FPGA后，還必須經(jīng)過一個(gè)非門。上述電路為A相電源的正負(fù)過零信號(hào)A+和A-，同理一共可得到三相電源的六路同步信號(hào)。6 觸發(fā)脈沖的FPGA設(shè)計(jì)由第四章知，可控硅觸發(fā)脈沖的順序?yàn)閂T1VT6，而且依次相隔60。觸發(fā)所需要的脈沖一般為寬脈沖或者雙窄脈沖，設(shè)計(jì)采用雙窄脈沖，脈沖間隔60，脈沖寬度取工頻電角度18。整個(gè)系統(tǒng)需要五大模塊，系統(tǒng)原理框圖如圖6-1所示。時(shí)鐘分頻模塊系統(tǒng)時(shí)鐘脈沖調(diào)制模塊脈沖分配模塊脈沖擴(kuò)展模塊脈沖

33、產(chǎn)生模塊同步信號(hào) 輸出 移相控制信號(hào) 圖6-1 系統(tǒng)原理框圖6.1 脈沖產(chǎn)生模塊的設(shè)計(jì)6.1.1 移相控制脈沖的選取在FPGA中，脈沖列的移相控制需要外加一個(gè)頻率連續(xù)可調(diào)的脈沖信號(hào)，一般情況下采用V/F轉(zhuǎn)換器，即用電壓控制方波頻率的變化。在設(shè)計(jì)中，采用EDA實(shí)驗(yàn)平臺(tái)中頻率和幅度均可調(diào)節(jié)的方波信號(hào)，其頻率變化圍為5KHz5Hz,幅度變化圍為3.3V0V。在實(shí)際運(yùn)用中，將脈沖方波的幅度調(diào)到最大，再用FPGA擴(kuò)展接口的5V電壓進(jìn)行電壓放大，就可以加到FPGA芯片中。6.1.2 單脈沖產(chǎn)生模塊單脈沖產(chǎn)生的實(shí)現(xiàn)可以有兩種方案，具體如下；方案一 方案一的系統(tǒng)原理框圖如圖6-2所示。 移相加法計(jì)數(shù)器qcnt

34、 ff qcnt clka qcnt:=0 count=1 輸出脈沖計(jì)數(shù)器 count din:=qcnt+1clkcount=din co輸出圖 6-2 方案一的系統(tǒng)原理框圖在方案一的系統(tǒng)原理框圖中，ff為移相控制信號(hào)，clka為同步提取信號(hào)，clk為FPGA系統(tǒng)時(shí)鐘經(jīng)過二十分頻得來(lái)，為5KHz。在這里，以A相電源的正過零同步信號(hào)clka為例。方案一的移相原理是：通過移相控制電路給輸出脈沖計(jì)數(shù)器一個(gè)計(jì)數(shù)長(zhǎng)度，該計(jì)數(shù)長(zhǎng)度就是對(duì)應(yīng)的移相角。ff的頻率越高，計(jì)數(shù)長(zhǎng)度就越長(zhǎng)，移相角就越大；ff的頻率越低，計(jì)數(shù)長(zhǎng)度就越短，移相角就越小。方案一的實(shí)現(xiàn)方法是：在同步信號(hào)clka為高電平，時(shí)鐘clk的第一個(gè)

35、上升沿到來(lái)時(shí)，將移位脈沖數(shù)din置入輸出脈沖計(jì)數(shù)器count。移位脈沖數(shù)din的獲取是在clka為低電平時(shí)，以ff為計(jì)數(shù)脈沖的計(jì)數(shù)器計(jì)數(shù)而得到。當(dāng)輸出脈沖計(jì)數(shù)器count計(jì)到din時(shí)，輸出一個(gè)時(shí)鐘周期（clk)的脈沖。具體實(shí)現(xiàn)步驟如下：當(dāng)clka為低電平時(shí)，以ff的上升沿為計(jì)數(shù)脈沖，移相加法計(jì)數(shù)器qcnt開始計(jì)數(shù)。其最大計(jì)數(shù)長(zhǎng)度為50。當(dāng)clka為高電平時(shí)，停止計(jì)數(shù)，計(jì)數(shù)器qcnt保持。當(dāng)clka為高電平時(shí)，以時(shí)鐘clk的上升沿為計(jì)數(shù)脈沖，輸出脈沖計(jì)數(shù)器開始計(jì)數(shù)。當(dāng)計(jì)數(shù)器count的計(jì)數(shù)值為1時(shí)，把qcnt+1的值給din,同時(shí)將計(jì)數(shù)器qcnt清零。當(dāng)count的計(jì)數(shù)值計(jì)到din時(shí)，co輸出一

36、個(gè)clk周期的脈沖。當(dāng)clka為低電平時(shí)，計(jì)數(shù)器count清零，同時(shí)，在ff的上升沿到來(lái)后，計(jì)數(shù)器qcnt以ff為計(jì)數(shù)脈沖開始從零開始計(jì)數(shù)。在FPGA設(shè)計(jì)中，方案一產(chǎn)生的子模塊如圖6-3所示。圖6-3 方案一的子模塊該子模塊所建的工程名為jskzq,它輸入端為ff、clka、clk,輸出端為co，數(shù)據(jù)類型均為位。clk選取的是5KHz，所以輸出脈沖的長(zhǎng)度為0.2Ms。圖6-4、圖6-5、圖6-6為觸發(fā)角為0、30、60的時(shí)序仿真結(jié)果；圖6-4 觸發(fā)角為0的時(shí)序結(jié)果圖6-5 觸發(fā)角為30的時(shí)序結(jié)果圖6-6 觸發(fā)角度為60的時(shí)序結(jié)果 從時(shí)序仿真圖可以看出，隨著移相控制信號(hào)ff的頻率增大，在clka

37、為高電平時(shí)，co輸出與同步信號(hào)clka上升沿的時(shí)間差也隨之增大，這樣就實(shí)現(xiàn)了輸出的移相控制。方案二方案二的系統(tǒng)原理框圖如6-7所示。 T觸發(fā)器 clka en T=1 cr 移相加法計(jì)數(shù)器qcnt ff 輸出co 圖6-7 方案二的系統(tǒng)原理框圖在方案二的系統(tǒng)原理框圖中，clka為同步信號(hào)，T加高電平（T=1),ff為移相控制信號(hào)。en為移相加法計(jì)數(shù)器的使能控制端，高電平有效；cr為T觸發(fā)器的清零端，高電平有效。同樣以A相電源的正過零同步信號(hào)clka為例。方案二的移相原理是:在設(shè)定的計(jì)數(shù)長(zhǎng)度,移相控制信號(hào)ff的頻率越高,則計(jì)數(shù)時(shí)間就越短，移相角就越?。环粗?，ff的頻率越小，則計(jì)數(shù)時(shí)間就越長(zhǎng)，移相

38、角就越大。方案二的實(shí)現(xiàn)方法是: 將移相加法計(jì)數(shù)器的計(jì)數(shù)長(zhǎng)度設(shè)為50，在clka的下降沿到來(lái)后，計(jì)數(shù)器以ff的上升沿為計(jì)數(shù)脈沖開始計(jì)數(shù)。計(jì)數(shù)器計(jì)到50時(shí)，輸出一個(gè)脈沖，同時(shí)計(jì)數(shù)器清零。由于ff的最高頻率為5KHz,周期為0.2Ms，同步信號(hào)周期為20Ms，半個(gè)周期為10Ms，要使輸出脈沖的移相從0開始，就要將移相加法計(jì)數(shù)器的計(jì)數(shù)長(zhǎng)度設(shè)為10Ms/0.2Ms =50。具體步驟如下：當(dāng)en=1時(shí)，以ff的上升沿為計(jì)數(shù)脈沖，移相加法計(jì)數(shù)器qcnt開始計(jì)數(shù)；計(jì)到50時(shí)，輸出一個(gè)脈沖周期，同時(shí)qcnt清零，cr由0變?yōu)?。當(dāng)cr=1時(shí)，en由1變?yōu)?，同時(shí)cr從1變?yōu)?。當(dāng)cr=0時(shí)，如果clka的下降沿

39、到來(lái)，則en由0翻轉(zhuǎn)為1，移相加法計(jì)數(shù)器qcnt開始工作。方案二產(chǎn)生的子模塊如圖6-8所示；圖6-8 方案二的子模塊該子模塊的工程名為yixiang,ff、clka為輸入端口，co為輸出端口，數(shù)據(jù)類型均為位。輸出脈沖的長(zhǎng)度為控制脈沖ff的周期。圖6-9、圖6-10、圖6-11為觸發(fā)角為0、30、60的時(shí)序仿真結(jié)果；圖6-9 觸發(fā)角為0的時(shí)序結(jié)果圖6-10 觸發(fā)角為30的時(shí)序結(jié)果圖6-11 觸發(fā)角度為60的時(shí)序結(jié)果從上述的時(shí)序圖可以看出，在同步信號(hào)clka為高電平時(shí)，移相控制信號(hào)ff的減小，輸出co的移相角就隨之增大，這樣就實(shí)現(xiàn)了輸出的移相控制。6.2 脈沖擴(kuò)展模塊的設(shè)計(jì) 圖6-12 為脈沖擴(kuò)展

40、的系統(tǒng)原理框圖。計(jì)數(shù)控制 clka en cr 加法計(jì)數(shù)器 clk 輸出 圖6-12 脈沖擴(kuò)展系統(tǒng)原理框圖單脈沖產(chǎn)生模塊輸出的脈沖周期一般情況下不夠工頻18，所以要對(duì)其進(jìn)行展寬。展寬的目的是使輸出在移相角度不變的情況下，擴(kuò)展為工頻電角度18。在圖6-12中，clka為單脈沖產(chǎn)生模塊輸出的單脈沖，clk為系統(tǒng)時(shí)鐘，取100KHz。實(shí)現(xiàn)脈沖擴(kuò)展的方法是：當(dāng)單脈沖的上升沿到來(lái)后，en跳變?yōu)?，加法計(jì)數(shù)器開始計(jì)數(shù)。en為加法計(jì)數(shù)器的使能端，高電平有效。當(dāng)加法計(jì)數(shù)器計(jì)到100時(shí)，cr跳變?yōu)?，輸出en變?yōu)?，加法計(jì)數(shù)器停止計(jì)數(shù)，同時(shí)計(jì)數(shù)器清零，cr變?yōu)?。cr為計(jì)數(shù)控制的清零信號(hào)，高電平有效。具體步驟如

41、下：當(dāng)cr=0時(shí)，若clka的上升沿到來(lái)，則en由0跳變?yōu)?。當(dāng)en=1時(shí)，若clk的上升沿到來(lái)，則加法計(jì)數(shù)器開始計(jì)數(shù)，并以clk的上升沿為計(jì)數(shù)脈沖；當(dāng)計(jì)數(shù)器計(jì)到擴(kuò)展長(zhǎng)度時(shí)，即記夠100，cr由0變?yōu)?，計(jì)數(shù)控制清零，en由1變?yōu)?。當(dāng)en=0時(shí)，加法計(jì)數(shù)器清零，并且停止計(jì)數(shù)。同時(shí)，cr變?yōu)?,等待下一個(gè)待擴(kuò)展的單脈沖到來(lái)。圖6-13即為FPGA設(shè)計(jì)中的擴(kuò)展電路子模塊；圖6-13 擴(kuò)展電路子模塊在擴(kuò)展電路子模塊中，vgin是單脈沖輸入端口，clkj為系統(tǒng)時(shí)鐘。vgout為模塊輸出端口，輸出脈沖長(zhǎng)度為工頻18。圖6-14是擴(kuò)展子模塊的時(shí)序仿真圖；圖6-14 擴(kuò)展子模塊時(shí)序仿真圖在圖6-14中，如

42、果vgin輸入一個(gè)脈沖，則從vgin的上升沿開始往后的100個(gè)計(jì)數(shù)脈沖里，vgout輸出為高電平，這樣就實(shí)現(xiàn)了對(duì)輸入的擴(kuò)展。6.3 脈沖分配模塊的設(shè)計(jì)三相調(diào)壓電路晶閘管的觸發(fā)脈沖為雙窄脈沖，可以通過加補(bǔ)脈沖的方式形成。三相六路同步信號(hào)通過單脈沖產(chǎn)生模塊可以形成六路同步窄脈沖。六路窄脈沖依次加到VT1VT6晶閘管上的順序?yàn)椋?A,-C,+B,-A,+C,-B。將與該窄脈沖往后相隔60電角度的其他窄脈沖補(bǔ)發(fā)到其上,就可以形成雙窄脈沖。雙窄脈沖的組合方式如表6-1所示。表6-1 雙窄脈沖的組合方式雙窄脈沖組合方式VT1 +A OR -C VT2 +B OR -C VT3 -A OR +B VT4 -

43、A OR +C VT5 -B OR +C VT6 -B OR +A 在VHDL語(yǔ)言中，雙窄脈沖可以用或語(yǔ)句形成。也可以直接調(diào)用或門實(shí)現(xiàn)。6.4 脈沖調(diào)制模塊的設(shè)計(jì)為了減少晶閘管的功耗，延長(zhǎng)其使用壽命，就要對(duì)晶閘管觸發(fā)脈沖進(jìn)行調(diào)制。調(diào)制的方法是用頻率為10KHz、占空比為50的方波信號(hào)和觸發(fā)脈沖信號(hào)進(jìn)行與運(yùn)算?？梢杂肰HDL語(yǔ)言中的與語(yǔ)句實(shí)現(xiàn)，也可以調(diào)用與門實(shí)現(xiàn)。6.5 時(shí)鐘分頻模塊的設(shè)計(jì)在本設(shè)計(jì)中，需要兩個(gè)分頻模塊，分別為10分頻和2分頻，并且分頻后的時(shí)鐘占空比都為50。分頻的實(shí)現(xiàn)就是設(shè)計(jì)一個(gè)計(jì)數(shù)器，設(shè)置其計(jì)數(shù)長(zhǎng)度，然后再計(jì)數(shù)圍設(shè)置高電平和低電平，就可實(shí)現(xiàn)分頻。圖6-15為10分頻模塊，圖6-

44、16為2分頻模塊，圖6-17為十分頻模塊的時(shí)序仿真圖，圖6-18為二分頻模塊的時(shí)序仿真圖。圖6-15 十分頻模塊圖6-16 二分頻模塊圖6-17 十分頻模塊的時(shí)序仿真圖圖6-18 二分頻模塊的時(shí)序仿真圖在設(shè)計(jì)中，2分頻也可用T觸發(fā)器實(shí)現(xiàn)。將T設(shè)置為高電平，輸入時(shí)鐘的上升沿到來(lái)時(shí)輸出翻轉(zhuǎn)。在輸出的一個(gè)周期，一共有兩個(gè)輸入時(shí)鐘周期，這樣就實(shí)現(xiàn)了對(duì)時(shí)鐘的2分頻。6.6 系統(tǒng)總體的設(shè)計(jì)FPGA控制系統(tǒng)要實(shí)現(xiàn)的目的就是：輸出可控制的同步雙窄脈沖列，隔離輸出后來(lái)控制晶閘管的導(dǎo)通。方案一的頂層設(shè)計(jì)電路如圖6-19所示。圖6-19 方案一的頂層設(shè)計(jì)電路圖在方案一的頂層設(shè)計(jì)中，模塊ss是單脈沖產(chǎn)生模塊，ee是脈

45、沖展寬模塊，uu是補(bǔ)脈沖產(chǎn)生模塊， 是脈沖調(diào)制模塊，fen_ping是10分頻模塊，clock_fenping是2分頻模塊。圖6-20、圖6-21、圖6-22、圖6-23、圖6-24、圖6-25是方案一的頂層模塊在觸發(fā)角為0、30、60、90、120、150的時(shí)序仿真圖。圖6-20 觸發(fā)角為0的時(shí)序仿真圖圖6-21 觸發(fā)角為30的時(shí)序仿真圖圖6-22 觸發(fā)角為60的時(shí)序仿真圖圖6-23 觸發(fā)角為90的時(shí)序仿真圖圖6-24 觸發(fā)角為120的時(shí)序仿真圖圖6-25 觸發(fā)角為150的時(shí)序仿真圖在方案一中，需要知道觸發(fā)角與脈沖數(shù)的對(duì)應(yīng)關(guān)系，把觸發(fā)角的角度值轉(zhuǎn)化成移位脈沖個(gè)數(shù)N。在工頻50HZ時(shí)，電源的一個(gè)周期對(duì)應(yīng)時(shí)間為T=20ms。如果選擇時(shí)鐘clk1，則周期T1=1/clk1;觸發(fā)角a對(duì)應(yīng)的時(shí)間延遲為：t=Ta/360;觸發(fā)角對(duì)應(yīng)的移位脈沖數(shù)N=