第2章 EDA設(shè)計流程及其工具 (2)ppt課件

1、EDA原理與運用 第2章 EDA工具設(shè)計流程第2章 EDA工具設(shè)計流程 本章首先引見FPGA/CPLD和ASIC設(shè)計的流程，然后分別引見與這些設(shè)計流程中各環(huán)節(jié)親密相關(guān)的EDA工具軟件，最后就Max+Plus II的根本情況和IP核作一簡述。 一個完好的、典型的EDA設(shè)計流程既是自頂向下設(shè)計方法的詳細實施途徑，也是EDA工具軟件本身的組成構(gòu)造。圖形/HDL文本方式綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時序與功能門級仿真1、功能仿真2、時序仿真邏輯綜合器構(gòu)造綜合器1、針對SRAM構(gòu)造的配置2、JTAG方式下載功能仿真 2.1 FPGACPLD設(shè)計流程運

2、用FPGA/CPLD的EDA開發(fā)流程:2.1.1 設(shè)計輸入(原理圖HDL文本編輯)1. 圖形輸入 圖形輸入 原理圖輸入 形狀圖輸入 波形圖輸入 設(shè)計者將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種方式表現(xiàn)出來，此過程稱為設(shè)計輸入。設(shè)計輸入有兩種方式：圖形輸入和文本輸入。原理圖輸入方式： 利用EDA工具提供的圖形編輯器以原理圖的方式進展輸入，原理圖由邏輯器件和銜接線構(gòu)成。 原理圖輸入方式比較容易掌握，直觀且方便，而且編輯器中有許多現(xiàn)成的單元器件可以利用，本人也可以根據(jù)需求設(shè)計元件。設(shè)計方式接近于底層電路規(guī)劃，因此容易控制邏輯資源的耗用，節(jié)省面積。2.1.1 設(shè)計輸入(原理圖HDL文本編輯)然而原理圖輸

3、入法的優(yōu)點同時也是它的缺陷： 隨著設(shè)計規(guī)模的增大，設(shè)計的易讀性迅速下降，對于圖中密密麻麻的電路連線，極難搞清電路的實踐功能；一旦完成，電路構(gòu)造的改動將非常困難，因此幾乎沒有可再利用的設(shè)計模塊；綜合優(yōu)化的空間很小，不能實現(xiàn)自頂向下設(shè)計； 移植困難、入檔困難、交流困難、設(shè)計交付困難，由于不能夠存在一個規(guī)范化的原理圖編輯器。2.1.1 設(shè)計輸入(原理圖HDL文本編輯)形狀圖輸入方式：根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，以圖形的方式表示形狀圖進展輸入。在EDA工具的形狀圖編輯器上繪出形狀圖，填好時鐘信號名、形狀轉(zhuǎn)換條件、形狀機類型等要素后，就可以自動生成VHDL程序。波形圖輸入方式：將待設(shè)計的電路看成

4、是一個黑盒子，只需求通知EDA工具黑盒子電路的輸入和輸出時序波形圖，EDA工具就能據(jù)此完成黑盒子電路的設(shè)計。2.1.1 設(shè)計輸入(原理圖HDL文本編輯)根本RS觸發(fā)器電路組成和邏輯符號信號輸入端，低電平有效。信號輸出端：Q=0、Q=1的形狀稱0形狀 Q=1、Q=0的形狀稱1形狀，任務(wù)原理R SQ10010 10R=0、S=1時：由于R=0，不論原來Q為0還是1，都有Q=1；再由S=1、Q=1可得Q0。即不論觸發(fā)器原來處于什么形狀都將變成0形狀，這種情況稱將觸發(fā)器置0或復(fù)位。R端稱為觸發(fā)器的置0端或復(fù)位端。0110R SQ0 10R=1、S=0時：由于S=0，不論原來Q為0還是1，都有Q=1；再

5、由R=1、Q=1可得Q0。即不論觸發(fā)器原來處于什么形狀都將變成1形狀，這種情況稱將觸發(fā)器置1或置位。S端稱為觸發(fā)器的置1端或置位端。1 011110R=1、S=1時：根據(jù)與非門的邏輯功能不難推知，觸發(fā)器堅持原有形狀不變，即原來的形狀被觸發(fā)器存儲起來，這表達了觸發(fā)器具有記憶才干。R SQ1 000 111 1不變1000011R SQ1 000 111 1不變0 0不定？R=0、S=0時：Q=Q=1，不符合觸發(fā)器的邏輯關(guān)系。并且由于與非門延遲時間不能夠完全相等，在兩輸入端的0同時撤除后，將不能確定觸發(fā)器是處于1形狀還是0形狀。所以觸發(fā)器不允許出現(xiàn)這種情況，這就是根本RS觸發(fā)器的約束條件。特性表真

6、值表現(xiàn)態(tài)：觸發(fā)器接納輸入信號之前的形狀，也就是觸發(fā)器原來的穩(wěn)定形狀。次態(tài)：觸發(fā)器接納輸入信號之后所處的新的穩(wěn)定形狀。見MAx+plus工程RS_SCH波形圖反映觸發(fā)器輸入信號取值和形狀之間對應(yīng)關(guān)系的圖形稱為波形圖RSQQ置1置0置1置1置1堅持不允許2. HDL文本輸入 這種方式與傳統(tǒng)的計算機軟件言語編輯輸入根本一致，就是將運用了某種硬件描畫言語(HDL)的電路設(shè)計文本，如VHDL或Verilog的源程序，進展編輯輸入。 可以說，運用HDL的文本輸入方法抑制了上述原理圖輸入法存在的一切弊端，為EDA技術(shù)的運用和開展翻開了一個寬廣的天地。2.1.1 設(shè)計輸入(原理圖HDL文本編輯)LIBRARY

7、 IEEE;-RS.vhdUSE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY RS ISPORT( S,R,res :IN std_logic; Q,NOT_Q :out std_logic);END RS;ARCHITECTURE behav OF RS ISsignal sel1,sel2: std_logic;BEGINprocess(res,sel1,sel2)beginif res=0 then sel1=0;sel2=1;elsif (S=1 and R=0) then sel1=0;sel2=1;e

8、lsif (S=0 and R=1) then sel1=1;sel2=0;elsif (S=1 and R=1) then sel1=sel1; sel2=sel2;end if;Q=sel1;NOT_Q=sel2;end process;END behav;2.1.1 設(shè)計輸入(原理圖HDL文本編輯) 整個綜合過程就是將設(shè)計者在EDA平臺上編輯輸入的HDL文本、原理圖或形狀圖形描畫，根據(jù)給定的硬件構(gòu)造和約束條件進展編譯、轉(zhuǎn)換、優(yōu)化，最終獲得門級電路甚至更底層的電路描畫網(wǎng)表文件。 由此可見，綜合器任務(wù)前，必需給定最后實現(xiàn)的硬件構(gòu)造參數(shù)，它的功能就是將軟件描畫與給定的硬件構(gòu)造用某種網(wǎng)表文件的方

9、式對應(yīng)起來，成為相應(yīng)的映射關(guān)系。 這個映射過程不是獨一的，并且綜合優(yōu)化也不是單一方向的，為了到達速度、面積、性能的要求，往往需求對綜合加以約束，即綜合約束。2.1.2 綜合2.1.3 適配 適配器也稱構(gòu)造綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目的器件中，使之產(chǎn)生最終的下載文件。 邏輯綜合經(jīng)過后必需利用適配器將綜合后網(wǎng)表文件針對某一詳細的目的器件進展邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯規(guī)劃布線操作。 適配所選定的目的器件(FPGA/CPLD芯片)必需屬于原綜合器指定的目的器件系列。適配器適配對象直接與器件的構(gòu)造細節(jié)相對應(yīng)。 適配完成后可以利用適配所產(chǎn)生的仿

10、真文件作準確的時序仿真，同時產(chǎn)生可用于編程的文件。2.1.4 時序仿真和功能仿真 在編程下載前必需利用EDA工具對適配生成的結(jié)果進展模擬測試，即仿真。時序仿真功能仿真 就是接近真實器件運轉(zhuǎn)特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，因此，仿真精度高。 是直接對VHDL、原理圖描畫或其他描畫形式的邏輯功能進展測試模擬，以了解其實現(xiàn)的功能能否滿足原設(shè)計的要求的過程，仿真過程不涉及任何詳細器件的硬件特性。2.1.5 編程下載 假設(shè)編譯、綜合、適配和仿真等過程都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計的要求，那么可以將由適配器產(chǎn)生的配置/下載文件經(jīng)過編程器或下載電纜載入目的芯片F(xiàn)PGA或CPLD中。 通常，將對

11、CPLD的下載稱為編程(Program)，對FPGA中的SRAM進展直接下載的方式稱為配置(Configure)。 FPGA與CPLD的區(qū)分和分類主要是根據(jù)其構(gòu)造特點和任務(wù)原理。通常的分類方法是：將以乘積項構(gòu)造方式構(gòu)成邏輯行為的器件稱為CPLD，將以查找表法構(gòu)造方式構(gòu)成邏輯行為的器件稱為FPGA。2.1.6 硬件測試 最后是將含有載入了設(shè)計的FPGA或CPLD的硬件系統(tǒng)進展一致測試，以便最終驗證設(shè)計工程在目的系統(tǒng)上的實踐任務(wù)情況，以排除錯誤，改良設(shè)計。2.2 ASIC及其設(shè)計流程了解 ASIC(Application Specific Integrated Circuits，公用集成電路) 主

12、要指用于某一專門用途的集成電路器件，ASIC分類大致可分為數(shù)字ASIC、模擬ASIC和數(shù)模混合ASIC。2.2.1 ASIC設(shè)計方法 按幅員構(gòu)造及制造方法分，有半定制(Semi-custom)和全定制(Full-custom)兩種實現(xiàn)方法。 全定制方法 是一種基于晶體管級的，手工設(shè)計幅員的制造方法。 半定制法 是一種約束性設(shè)計方式，約束的目的是簡化設(shè)計，縮短設(shè)計周期，降低設(shè)計本錢，提高設(shè)計正確率。ASIC設(shè)計方法全定制法半定制法門陣列法規(guī)范單元法可編程邏輯器件法可編程邏輯器件是一種半定制的邏輯芯片，與門陣列法、規(guī)范單元法之間的區(qū)別在于芯片內(nèi)部的邏輯資源和連線資源不是由廠家預(yù)先定制好的，可以方便

13、的經(jīng)過編程下載獲得重新配置。2.2.2 普通ASIC設(shè)計的流程系統(tǒng)規(guī)格闡明系 統(tǒng) 劃 分邏輯設(shè)計與綜合綜合后仿真芯 片 測 試版 圖 設(shè) 計版 圖 驗 證參數(shù)提取與后仿真制版、流片2.3 常用EDA工具了解 本節(jié)主要引見當(dāng)今廣泛運用的以開發(fā)FPGA和CPLD為主的EDA工具，及部分關(guān)于ASIC設(shè)計的EDA工具。 EDA工詳細大致可以分為如下5個模塊：設(shè)計輸入編輯器仿真器HDL綜合器適配器(或規(guī)劃布線器)下載器 EDA工具軟件1、ALTERA： MAX+PLUSII、QUARTUSII2、LATTICE：isp EXPERT SYSTEM、 isp Synario isp DesignExper

14、t SYSTEM isp COMPILER、PAC-DESIGNER3、XILINX： FOUNDATION、ISE4、FPGA Compiler、FPGA Express、Synplify、 Leonardo Spectrum .EDA公司 ： CADENCE、EXEMPLAR、MENTOR GRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、.主要內(nèi)容Max+plus II軟件的安裝方法；Max+plus II工程的根本設(shè)計流程；經(jīng)過簡單的實例演示，熟習(xí)Max+plus II軟件的用戶界面、常用工具和設(shè)計流程；2.4 Altera Max+plus I

15、I概述2.4.1 Max+plus II軟件的安裝把Max+plus II安裝光盤放入計算機的光驅(qū)中，在自動出現(xiàn)的光盤安裝目錄中選擇安裝Max+plus II軟件安裝光盤將自動引導(dǎo)完成軟件的安裝；軟件安裝完成之后，在軟件中指定Altera公司的授權(quán)文件License.dat，才干正常運用 ；授權(quán)文件可以在Altera的網(wǎng)頁上httpaltera懇求或者購買獲得。也可以用安裝光盤自帶的適用于教學(xué)實驗的版本。2.4.2 Max+plus II軟件的用戶界面 啟動Max+plus II軟件后默許的界面主要由標(biāo)題欄、菜單欄、工具欄、資源管理窗口、編譯形狀顯示窗口、信息顯示窗口和工程任務(wù)區(qū)等部分組成。標(biāo)

16、題欄 標(biāo)題欄中顯示當(dāng)前工程的途徑和工程名。菜單欄 菜單欄主要由文件File、編輯Edit、視圖View、資源分配Assignments、操作Processing、窗口Window和協(xié)助Help等下拉菜單組成。工具欄 工具欄中包含了常用命令的快捷圖標(biāo)。資源管理窗口 資源管理窗口用于顯示當(dāng)前工程中一切相關(guān)的資源文件。2.4.2 Max+plus II軟件的用戶界面續(xù)12.4.2 Max+plus II軟件的用戶界面續(xù)2工程任務(wù)區(qū) 當(dāng)Max+plus II實現(xiàn)不同的功能時，此區(qū)域?qū)⒎_對應(yīng)的操作窗口，顯示不同的內(nèi)容，進展不同的操作，如器件設(shè)置、定時約束設(shè)置、編譯報告等均顯示在此窗口中。編譯形狀顯示窗

17、口 此窗口主要顯示模塊綜合、規(guī)劃布線過程及時間。信息顯示窗口 該窗口主要顯示模塊綜合、規(guī)劃布線過程中的信息，如編譯中出現(xiàn)的警告、錯誤等，同時給出警告和錯誤的詳細緣由。2.4.3 Max+plus II的開發(fā)流程利用Max+plus II軟件進展工程設(shè)計可以分為以下四個步驟： 1輸入設(shè)計文件； 2編譯設(shè)計文件； 3仿真設(shè)計文件； 4編程下載設(shè)計文件。 輸入設(shè)計文件Max+plus II軟件的輸入法有： 1原理圖輸入方式 2文本輸入方式如VHDL、Verilog HDL 3模塊輸入方式 4第三方EDA工具產(chǎn)生的文件 5混合運用以上幾種設(shè)計輸入方法進展設(shè)計 輸入設(shè)計文件 任何一項設(shè)計都是一項工程，都

18、必需首先為此工程建立一個放置與此工程相關(guān)的一切設(shè)計文件的文件夾。此文件夾將被EDA軟件默以為任務(wù)庫Work Library。 此文件夾不要設(shè)在計算機的已有安裝目錄中，更不要將工程文件直接放在安裝目錄下。 文件夾不能用中文名，最好也不用數(shù)字。 編譯設(shè)計文件 分步編譯就是運用對應(yīng)命令分步執(zhí)行對應(yīng)的編譯環(huán)節(jié)，每完成一個編譯環(huán)節(jié)，生成一個對應(yīng)的編譯報告。分步編譯跟全編譯一樣分為四步： 1、分析與綜合Analysis & Synthesis 分析和檢查輸入文件能否有錯誤， 2、適配Fitter完成設(shè)計邏輯器件中的規(guī)劃布線、選擇適當(dāng)?shù)膬?nèi)部互連途徑、引腳分配、邏輯元件分配等， 編譯設(shè)計文件 3、編程Asse

19、mbler ：產(chǎn)生多種方式的器件編程映像文件 ，經(jīng)過軟件下載到目的器件當(dāng)中去， 4、時序分析(Classical Timing Analyzer) ：計算給定設(shè)計與器件上的延時，完成設(shè)計分析的時序分析和一切邏輯的性能分析，。 編譯完成以后，編譯報告窗口Compilation Report會報告工程文件編譯的相關(guān)信息，如編譯的頂層文件名、目的芯片的型號、引腳的數(shù)目等等 。 全編譯操作簡單，適宜簡單的設(shè)計。對于復(fù)雜的設(shè)計，選擇分步編譯可以及時發(fā)現(xiàn)問題，提高設(shè)計糾錯的效率，從而提高設(shè)計效率。 仿真設(shè)計文件仿真的目的就是在軟件環(huán)境下，驗證電路的行為和想象中的能否一致。FPGA/CPLD中的仿真分為功能

20、仿真和時序仿真。功能仿真著重調(diào)查電路在理想環(huán)境下的行為和設(shè)計想象的一致性，時序仿真那么在電路曾經(jīng)映射到特定的工藝環(huán)境后，調(diào)查器件在延時情況下對規(guī)劃布線網(wǎng)表文件進展的一種仿真。仿真普通需求建立波形文件、輸入信號節(jié)點、編輯輸入信號、波形文件的保管和運轉(zhuǎn)仿真器等過程。 編程下載設(shè)計文件對設(shè)計進展仿真驗證后，即可對目的器件進展編程和配置，下載設(shè)計文件到硬件中進展硬件驗證。選擇Max+plus II菜單下的Programmer命令或 點擊 圖標(biāo)，進入器件編程和配置對話框。假設(shè)此對話框中的Hardware Setup后為“No Hardware，那么需求選擇編程的硬件。點擊Hardware Setup，進入Hardware Setup對話框，在此添加