二進(jìn)制相位鍵控PSK調(diào)制器與解調(diào)器設(shè)計(jì)

1、在二進(jìn)制數(shù)字調(diào)制中，當(dāng)正弦載波的相位隨二進(jìn)制數(shù)字基帶信號(hào)離散變化時(shí)，則產(chǎn)生二進(jìn)制移相鍵控(2PSK)信號(hào)。PSK信號(hào)碼元的“0”和“1”分別用兩個(gè)不同的初始相位0和 來(lái)表示，而其振幅和頻率則保持不變。 7.3二進(jìn)制相位鍵控（PSK）調(diào)制器與解調(diào)器設(shè)計(jì)1PSK信號(hào)的產(chǎn)生 1.相乘法 是用二進(jìn)制基帶不歸零矩形脈沖信號(hào)與載波相乘，得到相應(yīng)的相位相反的兩種碼元。2.選擇法 是用此基帶信號(hào)控制一個(gè)開(kāi)關(guān)電路，以選擇輸入信號(hào)，開(kāi)關(guān)電路的輸入信號(hào)是相位相差180度的同頻載波。 2相位鍵控的分類(lèi)數(shù)字調(diào)相（相位鍵控）常分為： 1.絕對(duì)調(diào)相，記為 CPSK； 2.相對(duì)調(diào)相，記為 DPSK。31.絕對(duì)調(diào)相（ CPSK

2、 ）所謂絕對(duì)調(diào)相即CPSK，是利用載波的不同相位去直接傳送數(shù)字信息的一種方式。對(duì)二進(jìn)制CPSK，若用相位代表“0”碼，相位0代表“1”碼，即規(guī)定數(shù)字基帶信號(hào)為“ 0”碼時(shí)，已調(diào)信號(hào)相對(duì)于載波的相位為；數(shù)字基帶信號(hào)為“1”碼時(shí)，已調(diào)信號(hào)相對(duì)于載波相位為同相。4相對(duì)調(diào)相（相對(duì)移相），即DPSK，也稱(chēng)為差分調(diào)相，這種方式用載波相位的相對(duì)變化來(lái)傳送數(shù)字信號(hào)，即利用前后碼之間載波相位的變化表示數(shù)字基帶信號(hào)的。所謂相位變化又有向量差和相位差兩種定義方法。向量差是指前一碼元的終相位與本碼元初相位比較，是否發(fā)生相位變化。而相位差是指前后兩碼元的初相位是否發(fā)生了變化。對(duì)同一個(gè)基帶信號(hào)，按向量差和相位差畫(huà)出的DP

3、SK波形是不同的。2.相對(duì)調(diào)相（DPSK）接下頁(yè)5例如在相位差法中，在絕對(duì)碼出現(xiàn)“1”碼時(shí)，DPSK的載波初相位即前后兩碼元的初相位相對(duì)改變。出現(xiàn)“0”碼時(shí)，DPSK的載波相位即前后兩碼元的初相位相對(duì)不變。在向量差法中，在絕對(duì)碼出現(xiàn)“1”碼時(shí)，DPSK的載波初相位相對(duì)前一碼元的終相位改變。出現(xiàn)“0”碼時(shí)，DPSK的載波初相位相對(duì)前一碼元的終相位連續(xù)不變。在畫(huà)DPSK波形時(shí)，第一個(gè)碼元波形的相位可任意假設(shè)。接下頁(yè)6絕對(duì)移相波形規(guī)律比較簡(jiǎn)單，而相對(duì)移相波形規(guī)律比較復(fù)雜。絕對(duì)移相是用已調(diào)載波的不同相位來(lái)代表基帶信號(hào)的，在解調(diào)時(shí)，必須先恢復(fù)載波，然后把載波與CPSK信號(hào)進(jìn)行比較，才能恢復(fù)基帶信號(hào)。由于

4、接收端恢復(fù)載波常常要采用二分頻電路，它存在相位模糊，即用二分頻電路恢復(fù)的載波有時(shí)與發(fā)送載波同相，有時(shí)反相，而且還會(huì)出現(xiàn)隨機(jī)跳變，這樣給絕對(duì)移相信號(hào)的解調(diào)帶來(lái)困難。而相對(duì)移相，基帶信號(hào)是由相鄰兩碼元相位的變化來(lái)表示，它與載波相位無(wú)直接關(guān)系，即使采用同步解調(diào)，也不存在相位模糊問(wèn)題，因此在實(shí)際設(shè)備中，相對(duì)移相得到了廣泛運(yùn)用。7CPSK信號(hào)的產(chǎn)生1. CPSK調(diào)制的直接調(diào)相法2. CPSK調(diào)制方框圖3. CPSK調(diào)制VHDL程序81.直接調(diào)相法直接調(diào)相法用一個(gè)受基帶脈沖控制的開(kāi)關(guān)電路來(lái)控制電路的輸出，當(dāng)基帶脈沖為正的時(shí)候，輸出原來(lái)的波形，當(dāng)基帶脈沖為負(fù)的時(shí)候，將輸入信號(hào)送入反相器，從而使輸出信號(hào)與輸入

5、信號(hào)的相位相反 92. CPSK調(diào)制方框圖 103. CPSK調(diào)制VHDL程序 library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CPSK isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -開(kāi)始調(diào)制信號(hào) x :in std_logic; -基帶信號(hào) y :out std_logic); -已調(diào)制輸出信號(hào)end CPSK;architecture behav of CPSK

6、 issignal q:std_logic_vector(1 downto 0); -2位計(jì)數(shù)器接下頁(yè)11signal f1,f2:std_logic; -載波信號(hào)beginprocess(clk) -此進(jìn)程主要是產(chǎn)生兩重載波信號(hào)f1，f2beginif clkevent and clk=1 then if start=0 then q=00; elsif q=01 then f1=1;f2=0;q=q+1; elsif q=11 then f1=0;f2=1;q=00; else f1=0;f2=1;q=q+1; end if;end if;end process;接下頁(yè)12process(

7、clk,x) -此進(jìn)程完成對(duì)基帶信號(hào)x的調(diào)制 beginif clkevent and clk=1 then if q(0)=1 then if x=1 then y=f1; -基帶信號(hào)x為1時(shí)，輸出信號(hào)y為f1 else y=f2; -基帶信號(hào)x為0時(shí)，輸出信號(hào)y為f2 end if; end if;end if;end process;end behav;接下頁(yè)131.相對(duì)移相信號(hào)（DPSK）的產(chǎn)生 2.絕對(duì)碼一相對(duì)碼變換關(guān)系 DPSK信號(hào)調(diào)制 141.相對(duì)移相信號(hào)（DPSK）的產(chǎn)生相對(duì)移相信號(hào)（DPSK）是通過(guò)碼變換加 CPS K調(diào)制產(chǎn)生，其產(chǎn)生原理如下圖所示。這種方法是把原基帶信號(hào)經(jīng)過(guò)

8、絕對(duì)碼相對(duì)碼變換后，用相對(duì)碼進(jìn)行 C PS K調(diào)制，其輸出便是 D P S K信號(hào)，即相對(duì)調(diào)相可以用絕對(duì)碼一相對(duì)碼變換加上絕對(duì)調(diào)相來(lái)實(shí)現(xiàn)。 152.絕對(duì)碼一相對(duì)碼變換關(guān)系若假設(shè)絕對(duì)調(diào)相按“1”碼同相，“0”碼相的規(guī)律調(diào)制；而相對(duì)調(diào)相按“1”碼相位變化（移相），“0”碼相位不變規(guī)律調(diào)制。16 DPSK信號(hào)的解調(diào)DPSK信號(hào)的解調(diào)方法有兩種：1.極性比較法（又稱(chēng)同步解調(diào)或相干解調(diào)）2.相位比較法（是一種非相干解調(diào)）。171.極性比較法先把接收信號(hào)進(jìn)絕對(duì)相移信號(hào)進(jìn)行相干解調(diào)，調(diào)解后的碼元序列是相對(duì)碼；然后對(duì)該相對(duì)碼做碼逆變換，還原為絕對(duì)碼，該絕對(duì)碼元就是原始的基帶信號(hào)。DPSK解調(diào)器由三部分組成，乘

9、法器和載波提取電路實(shí)際上就是相干檢測(cè)器。后面的相對(duì)碼（差分碼）絕對(duì)碼的變換電路，即相對(duì)碼（差分碼）譯碼器，其余部分完成低通判決任務(wù)。182.相位比較法 基本原理是將接收到的前后碼元所對(duì)應(yīng)的調(diào)相波進(jìn)行相位比較，它是以前一碼元的載波相位作為后一碼元的參考相位，所以稱(chēng)為相位比較法或稱(chēng)為差分檢測(cè)法。19該電路與極性比較法不同之處在于乘法器中與信號(hào)相乘的不是載波，而是前一碼元的信號(hào)，該信號(hào)相位隨機(jī)且有噪聲，它的性能低于極性比較法的性能。 接下頁(yè)20輸入的uDPSK信號(hào)一路直接加到乘法器，另一路經(jīng)延遲線(xiàn)延遲一個(gè)碼元的時(shí)間TB后，加到乘法器作為相干載波。若不考慮噪聲影響，設(shè)前一碼元載波的相位為 ，后一碼元載

10、波的相位為 ，則乘法器的輸出為接下頁(yè)21經(jīng)低通濾波器濾除高頻項(xiàng)，輸出為式中 ，是前后碼元對(duì)應(yīng)的載波相位差。由調(diào)相關(guān)系知 發(fā)送“0” 發(fā)送“1”則取樣判決器的判決規(guī)則為 判為“0”判為“1”22 DPSK調(diào)制方框圖 FPGACPSK調(diào)制clkstart絕對(duì)碼計(jì)數(shù)器異或寄存器相對(duì)碼CPSK調(diào)制調(diào)制信號(hào)23絕對(duì)碼相對(duì)碼轉(zhuǎn)換VHDL程序library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity DPSK isport(clk :in std_lo

11、gic; -系統(tǒng)時(shí)鐘 start :in std_logic; -開(kāi)始轉(zhuǎn)換信號(hào) x :in std_logic; -絕對(duì)碼輸入信號(hào) y :out std_logic); -相對(duì)碼輸出信號(hào)end DPSK;architecture behav of DPSK issignal q:integer range 0 to 3; -分頻器signal xx:std_logic; -中間寄存信號(hào) 接下頁(yè)24beginprocess(clk,x) -絕對(duì)碼到相對(duì)碼的轉(zhuǎn)換beginif clkevent and clk=1 then if start=0 then q=0; xx=0; elsif q=0

12、then q=1; xx=xx xor x;y=xx xor x;elsif q=3 then q=0; else q=q+1; end if;end if;end process;end behav;25FPGAclkstart相對(duì)碼計(jì)數(shù)器寄存器異或絕對(duì)碼相對(duì)碼絕對(duì)碼轉(zhuǎn)換方框圖26library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity DPSK2 isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start:in std_logic; -開(kāi)始轉(zhuǎn)換信號(hào) x :in std_logic; -相對(duì)碼輸入信號(hào) y :out std_logic); -絕對(duì)碼輸出信號(hào)end DPSK2;architecture behav of DPSK2 issignal q:integer range 0 to 3; -分頻signal xx:std_logic; -寄存相對(duì)碼相對(duì)碼絕對(duì)碼轉(zhuǎn)換VHDL程序