數(shù)字邏輯試驗(yàn)報(bào)告-Verilog時(shí)序邏輯設(shè)計(jì)

1、色孑科旌大學(xué)實(shí)驗(yàn)報(bào)告學(xué)生姓名：任彥璟 學(xué)號(hào)：2015040101018 指導(dǎo)教師：吉家成米源王華一、實(shí)驗(yàn)項(xiàng)目名稱(chēng)：Verilog時(shí)序邏輯設(shè)計(jì)二、實(shí)驗(yàn)?zāi)康模赫莆者呇谼觸發(fā)器74x74、同步計(jì)數(shù)器74x163、4位通用移位寄存器74x194, 的工作原理。設(shè)計(jì)移位寄存器74x194設(shè)計(jì)3位最大序列長(zhǎng)度線性反饋移位寄存器(LFSR： Linear Feedback Shift Register) 計(jì)數(shù)器。設(shè)計(jì)同步計(jì)數(shù)器74x163 o三、實(shí)驗(yàn)內(nèi)容：.設(shè)計(jì)邊沿D觸發(fā)器74x74。.設(shè)計(jì)通用移位寄存器74x194。.采用1片74x194和其它小規(guī)模邏輯門(mén)設(shè)計(jì)3位LFSR計(jì)數(shù)器。.設(shè)計(jì)4位同步計(jì)數(shù)器74x

2、163。四、實(shí)驗(yàn)原理：cueaoCLR.LSiSORIN74x194邏輯電路圖74x163邏輯電路圖上圖的設(shè)計(jì)可以采用門(mén)級(jí)描述，也可以采用教材數(shù)字設(shè)計(jì)一原理與實(shí)踐 （第4版）第525頁(yè)的表8-20中的行為描述五、實(shí)驗(yàn)器材（設(shè)備、元器件）：PC 機(jī)、Windows XP、Anvyl 或 Nexys3 開(kāi)發(fā)板、Xilinx ISE 14. 7 開(kāi)發(fā)工具、 Digilent Adept 下載工具。六、實(shí)驗(yàn)步驟：實(shí)驗(yàn)步驟包括：建立新工程，設(shè)計(jì)代碼與輸入，設(shè)計(jì)測(cè)試文件，設(shè)置仿真， 查看波形，約束與實(shí)現(xiàn)、生成流代碼與下載調(diào)試。七、關(guān)鍵源代碼及波形圖:1. D觸發(fā)器 的Verilog代碼源碼如下module

3、 vr74x74(CLK, D, PR_L CLR_L, Q, QN);input CLKZ D, PR_L, CLR.L;output Q, QN;wire wl, w2z w3z w4;nand (wl, PR_L, w2, w4);nand (w2z CLR_L, wl, CLK);nand (w3z w2, CLK, w4);nand (w4z CLR_L w3, D);nand (Q, PR_L w2, QN);nand (QN, Q, w3, CLR_L);endmodulemodule vr74x74_tb; Inputsreg CLK;reg D;reg PR_L;reg CL

4、R_L; Outputs wire Q;wire QN;/ Instantiate the Unit Under Test (UUT)vr74x74 uut ( .CLK(CLK), .D(D), .PR_L(PR_L), .CLR_L(CLR_L), .Q(Q), .QN(QN)initial beginCLK = 0;PR_L = 1;CLR.L = 1;D = 0;4 D = 1;2 D = 0;8 D = 0;2 D = 1;13 CLR.L = 0 ;10 CLR.L = 1;10 PR_L = 0;5 D =0;10 PR_L = 1;endalways begin5 CLK =

5、CLK;endendmodule仿真結(jié)果如下圖所示檢查輸入輸出關(guān)系，設(shè)計(jì)無(wú)誤。2. 4位通用移位寄存器74x194源碼如下：moduleVr74xl94(CLK,CLR_L,LIN,RIN,SLS0ABCD,Q A,QB,QC,QD);input CLK/CLR_L/LIN/RIN/S1/SO/A/B/QD; output QA,QB,QC,QD;wire CLK.D;wire CLR_L_D;wire S1_L,S1_H;wire SO_L,SO_H;wire QAN,QBN,QCN,QDN ;wirewl/w2,w3,w4zw5,w6,w7/w8,w9/wl0;wirewll,wl2,wl

6、3,wl4zwl5/wl6/wl7/wl8,wl9, w20;buf(CLK_D,CLK); buf(CLR_L_D,CLR_L);not(ml,Sl);not(mO,SO);and(nl,SO,ml,RIN);and(n2,S0,Sl,A);and(n3,mO,ml,QA);and(n5,S0,mLQA);and(n6,S0,Sl,B);and(n7,mO,ml,QB);and(n8,mO,SLQC);and(n9,S0,ml,QB);and(nlO,SO,Sl,C);and(nll,mO,mLQC);and(nl2/mO,Sl/QD);and(nl3,S0,mLQC);and(nl4,S0

7、,Sl,D);and(nl5,mO,ml,QD);and(nl6,mO,Sl,LIN);or(pl,nl/n2,n3,n4);or(p2,n5/n6/n7,n8);or(p3,n9,nl0,nll,nl2);or(p4,nl3,nl4,nl5,nl6);vr74x74ql(CLK_D,pl,bl,CLR_L_D,QA,QAN);vr74x74q2(CLK_D,p2,lbl,CLR_L_RQB,QBN);vr74x74q3(CLK_D,p3b3,CLR_L_D,QWQCN);vr74x74q4(CLK_D,p4,Db4,CLR_L_D,QD,QDN);endmodule測(cè)試文件：module v

8、r74xl94_tb；I I Inputs reg CLK; reg CLR_L; reg LIN; reg RIN; reg SI; reg SO;reg A;reg B;reg C; reg D;/ Outputs wire QA; wire QB; wire QC; wire QD;/ Instantiate the Unit Under Test (UUT) Vr74xl94 uut (.CLK(CLK)Z .CLR_L(CLR_L),.LIN(LIN), .BlN(RIN),.S1(S1), .SO(SO),.A(A),.C(C), . D(D), .QA(QA), .QB(QB),

9、 .QC(QC), ,QD(QD) )；initial begin/ Initialize InputsCLK = 0;CLR.L = 0;LIN=O;Sl = 0;S0 = 0;A = 0;B = 0;C = 0;D = 0;/ Wait 100 ns for global reset to finish#100;/ Add stimulus hereCLR.L = 1;Sl = 0;S0 = 0;#100;Sl = 0;S0 = l;RIN = 1;#100;Sl = l;S0 = l;A = 0;B = 0;C = 0;D = 0;#100;Sl = l;S0 = 0;LIN = 1;#

10、100;Sl = l;S0 = l;A=l;B = l;c = l；D = l;Endalways begin#5 CLK = CLK;endendmodule仿真結(jié)果如下圖所示檢驗(yàn)輸入輸出結(jié)果正常，設(shè)計(jì)無(wú)誤。3位LFSR計(jì)數(shù)器源碼如下：module LFSR( CLK,RESET,X2,X1,XO);input CLKZRESET;output X2ZX1,XO;wire wl,w3,w6;Vr74xl94 U1(.CLK(CLK), .CLR_L(lbl), .RIN(w6), .S1(RESET)/ SO(lbl), .A(lbl), B(lbO), .C(lbO), D(lbO),.Q

11、A(X2), .QB(X1), .QC(XO) );xor (w3zXlzX0);nor (wl,X2,Xl);xor (w6,wl,w3);endmodulemodule LFSR tb; Inputs reg CLK; reg RESET; Outputs wire X2;wire XI;wire XO;/ Instantiate the Unit Under Test (UUT) LFSR uut(.CLK(CLK),.RESET(RESET),.X2(X2),.X1(X1), .XO(XO) );initial begin/ Initialize InputsCLK = 0;RESET

12、 = 1;/ Wait 100 ns for global reset to finish #100;/Add stimulus hereRESET=0; endalways begin#5 CLK = CLK ;end endmodule檢驗(yàn)輸入輸出結(jié)果正常，設(shè)計(jì)無(wú)誤。74x163計(jì)數(shù)器源碼如下moduleVr74xl63(CLK,CLR_LLD_L,ENRENDaRC 0);input CLK,CLR_L,LD_LENRENT;input 3:0D;output 3:0Q;output RCO;wirewl/w2,w3,w4,w5,w6,w7/w8,w9,wl0;wirewll,wl2,w

13、l3,wl4/wl5/wl6/wl7/wl8/wl 9,w20;wire w21/w22,w23/w24,w25,w26;wire CK;wire CLR;wire 3:0QN;wire CLK1;buf(CLKlzCLK);not(CLRzCLR_L);not(w8,QN0);nor(wl4,QNlLQN0);nor(w20,QN2,QNl,QN0);and(w25,ENRENT);and(w9,w8,w25);and(wl5,wl4,w25);and(w21,w20/w25);not(w26zENT);nor(wl,LD_LCLR);nor(w2,wl,CLR);xor( w4,w25 1

14、 QN 0);xor(wl0,w9,QN1);xor(wl6,wl5 1 QN2);xor(w22,w21 1 QN3);and(w3,wl,A);and(w5/w2/w4);and(w7zwlzB);and(wll/w2,wl0);and(wl3,wl,C);and(wl7/w2,wl6);and(wl9,wl,D);and(w23,w2,w22);or(w6,w3,w5);or(wl2,w7,wll);or(wl8,wl3zwl7);or(w24,wl9,w23);vr74x74 UI (D0z CLK, 1, CLR_L, Q0, QN0);vr74x74 U2 (D，CLK, 1, C

15、LR_L, Ql, QN1);vr74x74 U3 (D2z CLK, 1, CLR.L, Q2, QN2);vr74x74 U4 (D3z CLK, 1, CLR.L, Q3, QN )；endmodule/Add stimulus here CLR.L = 0; LD_L=lbx; ENT=Tbx; ENP = rbx;#20;CLR.L = 1; LD_L = 0; ENT=Tbx; ENP = rbx; D = 4,bllll;#20;CLR.L = 1; LD_L = 1; ENT = 0; ENP = rbx;#20;CLR.L = 1; LD_L = 1; ENT=Tbx; EN

16、P = 0;#20;CLR.L = 1; LD_L = 1; ENT = 1; ENP = 1; endalways begin#5 CLK =CLK; end3位LFSR計(jì)數(shù)器頂層設(shè)計(jì)模塊module lfsr_8_main(input CLK,input RESET zoutput LED2 ,LED1, LEDO);wire CLK.lHz;counter_100M ul( CLK, CLK.lHz );LFSR_8 u2(CLK_lHz , RESET z LED2 , LED1, LEDO ); endmodule仿真結(jié)果如下圖所示NameValueUirLrLnJTrLrLrLTL

17、rLrLnjrLnj八、實(shí)驗(yàn)結(jié)論：邊沿D觸發(fā)器負(fù)跳沿觸發(fā)的主從觸發(fā)器工作時(shí)，必須在正跳沿前加入輸入信 號(hào)。如果在CP高電平期間輸入端出現(xiàn)干擾信號(hào)，那么就有可能使觸發(fā)器的狀態(tài) 出錯(cuò)。而邊沿觸發(fā)器允許在CP觸發(fā)沿來(lái)到前一瞬間加入輸入信號(hào)。移位寄存器 D、2D、ID、0D為并行輸入端；3Q、2Q、IQ、0Q為并行輸出端；RS為右移串行 輸入端；LS為左移串行輸入端IS、OS為操作模式控制端；RC為直接無(wú)條件清零 端；CP為時(shí)鐘脈沖輸入端。74LS194有5種不同操作模式：并行送數(shù)寄存；右移 （方向由3Q-0Q）；左移（方向由0Q-3Q）；保持及清零。對(duì)于同步計(jì)數(shù)器，由于 時(shí)鐘脈沖同時(shí)作用于各個(gè)觸發(fā)器，克服了異步觸發(fā)器所遇到的觸發(fā)器逐級(jí)延遲問(wèn) 題，于是大大提高了計(jì)數(shù)器工作頻率，各級(jí)觸發(fā)器輸出相差小，譯碼時(shí)能避免出 現(xiàn)尖峰；但是如果同步計(jì)數(shù)器級(jí)