RF設計與應用(五)射頻積體電路封裝

1、RF設計與應用（五）射頻積體電路封裝在行動通訊品質要求的提高，通訊頻寬的需求量大增，因應而生的各項新的通訊規(guī)範如GPRS、W-CDMA、CDMA-2000、Bluetooth、802.11b紛紛出籠，其規(guī)格不外乎：更高的資料傳輸速率、更有效的調變方式、更嚴謹的雜訊規(guī)格限定、通訊功能的增強及擴充，另外再加上消費者對終端產品“輕、薄、短、小、久（包括產品的使用壽命、維護保固，甚至是手機的待機時間）”的訴求成了必要條件；於是乎，為了達成這些目的，各家廠商無不使出混身解數，在產品射頻(Radio Frequency)、中頻(Intermediate Frequency)與基頻(Base Band)電路

2、的整合設計、主動元件的選擇應用、被動元件數目的減少、多層電路板內線路善加運用等，投注相當的心血及努力，以求獲得產品的小型化與輕量化。針對這些無線通訊產品業(yè)者所面臨的課題，我們試著從封裝技術在射頻積體電路上應用的角度，來介紹射頻積體電路封裝技術的現況、現今封裝技術對射頻積體電路效能的影響，以及射頻積體電路封裝的未來發(fā)展和面臨的挑戰(zhàn)。 射頻積體電路封裝技術的現況 就單晶片封裝(Single Chip Package)的材質而言， 使用塑膠封裝( P l a s t i c Package)的方式，是一般市面上常見到的高頻元件封裝類型，低於3GHz工作頻率的射頻積體電路及元件，在不嚴格考量封裝金屬導

3、線架(Metal Lead Frame)和打線(Wire Bond)的寄生電感(Parasitic Inductance)效應下，是一種低成本且可薄型化的選擇。由於陶瓷材料防水氣的滲透性特佳及滿足高可靠度的需求，故也有採用陶瓷封裝技術；對於加強金屬屏蔽作用及散熱效果的金屬封裝，可常在大功率元件或子系統(tǒng)電路封裝看到它的蹤跡。圖一 常見的封裝型態(tài) (a)四支引腳的圓形封裝；(b)SOP； (c)金屬封裝；(d)J型引腳的QFP；(e)L型引腳的QFP若以引腳排列方式區(qū)分，雙邊引腳的SOP(Small Outline Package)、四邊引腳的四邊平面構裝(Quad Flat Pack, QFP)

4、和底部引腳的金屬罐式構裝(Transistor Outline Package, TO)最為常見（圖一），其引腳與構裝基板的黏著設計，為能有高密度薄型化的最佳表現，又以表面黏著技術(Surface Mount Technology)為最大宗，而各家元件廠商會因應不同的元件如放大器( A m p l i f i e r ) 、振盪器(Oscillator)、混頻器(Mixer).等，選取最佳化的封裝方式以符合客戶的需求而多晶片封裝(Multi-chip Package)技術，同時也包括了多晶片模組封裝(Multi-chip Module)，為一種縮小電路體積、減短各積體電路互連( I n t e

5、 r -connection)線路距離、降低雜訊干擾的封裝技術。由於此封裝方式將至少兩片以上的晶片整合起來，並依承載基板材質的不同，而有MCM-C(Ceramic)、MCMD(Deposited Thin Film)、MCM-S(Silicon)、MCM-L (Laminate)之分（其中MCM-L主要以PC板做構裝底材，成本最低），且配合減少打線影響的覆晶接合技 術（Flip-chip Bonding，圖二）和縮小封裝面積的晶片尺寸封裝（ Chip Scale Package，圖三），圖二 覆晶接合間圖圖三 CSP類別示意圖甚而利用LTCC(Low Temperature Co-fired

6、Ceramic)製程技術結合內藏式被動元件的設計（圖四），所製成的前端(Front End)區(qū)塊電路模組，更為廣泛地應用在無線通訊電路中，以減少獨立式被動元件的使用數目，進而滿足小型化、輕量化的要求。圖四 多層陶瓷模組剖面示意圖 封裝技術對射頻積體電路效能的影響封裝對元件的功能主要在於傳遞電源能量及電路訊號、保護元件結構、提供散熱管道，其中又以電能、電訊的傳輸為射頻積體電路相當重要的考量。由於射頻電路工作頻率常在300MHz以上，其原有的低頻電路特性則因頻率的增加而有所改變，以簡單的單一導線為例，原為傳輸訊號導通與不導通的判定，隨著工作頻率的提升其寄生電感、肌膚效應(Skin Effect)及

7、寄生電阻(Parasitic Resistance)的現象便一一浮現，導致我們對射頻積體電路在封裝中的電性要求較為複雜。在參考資料1中所敘述，就一砷化鎵(GaAs)單晶微波積體電路(Monolithic Microwave Integrated Circuit; MMIC)的LNA(Low Noise Amplifier)電路，利用覆晶凸塊接合至氧化鋁基板製作成覆晶測試電路，並和其裸晶的電路特性做比較（見圖五）。圖五 覆晶與裸晶S參數比較圖圖六 未填膠覆晶與填膠覆晶參數比較圖兩者在工作頻段S參數的變化相當一致，也就是說受覆晶接合封裝的單晶微波積體電路和裸晶的電性表現近乎相同，且受覆晶凸塊的寄生

8、電感效應的影響不大；不過，其中要注意的是覆晶和基板的間距至少要大於20m以上，以確保積體電路之原有電性。另外，為延長覆晶接合銲錫凸塊壽命，在覆晶與基板之間灌入填膠材質，在量測比較後發(fā)現，S參數的增益曲線將隨工作頻率的升高，往低頻平移約3GHz（見圖六），而曲線的趨勢仍保持近似，如此電性變化表現和填膠材質的介電常數有很大關係，所以高頻積體電路的覆晶填膠材質應以介電常數越低者為最佳選擇。而在參考資料2中，是用一組VCO電路在一般的薄型四邊平面封裝(Thin Quad Flat Pack; TQFP)和覆晶模組錫球陣列式封裝( F l i p -Module BGA Package)中，以打線連接導

9、線架和覆晶凸塊連線連接錫球的電性來做比較分析，其彼此連線（從打線到導線架，或從凸塊到錫球）的自感值在兩種不同的封裝結構中可得到相當近似的數值（皆近似於5nH左右）， 其中寄生電容低於0.2pF，故忽略不予考慮；且在Flip-Module BGA封裝的結構內，有加入R、L、C等被動元件的設計，以極短的連線互連（ 僅增加0.5nH），可減少在TQFP中因打線及導線架所寄生的電感效應而造成電路特性改變。我們可以得知，將被動元件整合進模組封裝中和單一封裝元件結合獨立式被動元件對照下，可提昇電路的效能特性；但必需注意的是，其被動元件內藏於模組電路後，就不容易因效能的差異做適度的調整及更換，且製作被動電路

10、的設計尺寸也需有公差的考量，所以對電路設計者及製造電路板廠而言，尚需一段互相配合的努力。在射頻積體電路或模組的金屬封裝，常隱含一個問題，就是從電路中的不連續(xù)處所散射出來的雜散模(Spurious Modes)，甚而在封裝中造成寄生共振(Parasitic Resonance)的現象，干擾其主模(Dominant Mode)訊號的傳遞，影響其餘電路的正常運作（圖七）。就參考資料3所提及，在共平面波導線的MMIC封裝，會因背金屬共平面波導線(Conductor-Backed Coplanar Waveguide; CBCPW)及兩側封裝金屬牆的結構，而在封裝中產生雜訊的共振現象，為了減少寄生共振對

11、射頻電路效能的影響，在原基板下多加一層矽基板(500m, 15.cm)，利用矽基板本身材質的損耗特性來衰減雜訊的傳遞，而原始的電傳輸特性以及抑制效能可從圖八中得知。另外，也有使用不同的封裝材料或改變封裝結構.等，以升高雜散模的截止頻率而抑制雜訊的傳播。圖七 雜散模共振干擾圖圖八 (a)原始CBCPW傳輸特性量測與模擬對照；(b)加了矽基板的CBCPW傳輸特性量測結果 射頻積體電路封裝技術未來發(fā)展及面臨的挑戰(zhàn)以射頻積體電路封裝技術而言，除了體積濃縮的考量外，維持其電路設計之電性規(guī)格，甚至是希望能更進一步做到改善的效果，相信不只是專精於射頻電路設計者和元件製造商的責任，並且和封裝產業(yè)的技術提昇都有

12、相當重要的關聯性，包括1. 製程整合除了功率放大器電路中的電晶體，仍暫時需以GaAs製程技術才能做到符合電性規(guī)格外，其餘主動元件皆可亦步亦趨朝向更精進的RFCMOS製程邁進，一是可結合被動元件的模組化，二是大膽地與基頻電路做適度的整合，以提高現今CMOS製程產品在較高頻率的限制。2. 晶圓級測試(Wafer Level Testing)技術的配合為了降低封裝成本的考量，結合晶圓級測試技術為必要趨勢，亦是KGD(Known Good Die)的解決途徑，由於射頻積體電路和數位積體電路的電性量測需求差異極大，在量測平臺與環(huán)境屏蔽效果、大量量測的準確度、可靠度、量測探針的材料、彈性與壽命、量測機臺的成本.等，都是需重新評估及精進的。3. CSP及WLCSP(Wafer Level CSP)技術應用與延伸在晶片尺寸封裝的定義下，不超過1.2倍晶片面積封裝尺寸的技術，甚至是更新的晶圓級晶片尺寸封裝，也都因小型化的需求及技術研發(fā)的成熟度，而增加運用到射頻積體電路封裝的可能性，不過因晶片與基板材質膨脹係數的差異性，導致在製程溫度較高的情形下，會有基板電路翹曲及互連打線或錫球斷裂的問題，仍需在材質和封裝結構的設計上作改善。4. 低成本、高良率、高可靠度的要求封裝技術精度的提昇亦是需努力克服的問題之一，減少公差的幅度