數(shù)字邏輯設(shè)計(jì)及應(yīng)用教學(xué)課件：7-2觸發(fā)器

1、class-exercisesSRSkech the output of an S-R latch of the figure below.Review of last classS-R LATCHS QR QN邏輯符號S QR Q Logic SymbolQQLRSresetset清0置10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S R0100110*0*QnQn+1Function table 0 00 11 01 1S RLast state0 11 0 0* 0*Q QLFunction table The time delay in S-R la

2、tchInitial state:Q=0Last state:Q=1If input from 11 to 00 Initial state:Q=0 QN=0Last state:Q=? QN=?MetastableIf input signal is too short Initial state:Q=0Last state : metastableSummery of S-R latchSR = 01 set 0 ; SR = 10 set 1 ;SR = 00 hold : hold the state ; If hold an unstable state : metastableMi

3、nimum-pulse-width tpw(min) : minimal set time to avoid metastable !Review of last class S - R latch(P529)S_L = R_L = 11 11 00 10 0S_L R_L LAST Q LAST QN 0 11 0 1* 1*Q QNFUNCTION TABLELast Q ,LAST QNS_L = 1, R_L = 0Q = 0, QN = 1S_L = 0, R_L = 1Q = 1, QN= 0S_L = R_L = 0Q=QN=1，不定狀態(tài)QQNS_LR_LSR清0置1不定S QR

4、 QLogic symbolReview of last class S-R Latch with Enable具有使能端的S-R鎖存器(P530)SRCQQNS_LR_L0 X X1 0 01 0 11 1 01 1 1C S RLast Q Last QN維持原態(tài)0 11 0 1* 1*Q QN FUNCTION TABLE(1). C = 0時(shí)：Last Q Last QN(2). C = 1時(shí)：Like S-R latch注意：當(dāng)S=R=1時(shí)，若C由10， 則下一狀態(tài)不可預(yù)測。 邏 輯 符 號SCRQQSRCDCQQLS_LR_LQQLS_LR_LD LatchD = 1時(shí)，Q = 1

5、C = 0，QQLSRDCDate input ENABLECLK、G輸出狀態(tài)保持不變輸出隨輸入狀態(tài)而改變C = 1，D = 0時(shí)，Q = 0Q = D透明鎖存器C D Q QL1 0 0 11 1 1 00 X 保 持Function tableD QC QLogic symbol特征方程：Qn+1 = D（C=1）01D=1D=0D=1D=001D01Qn+1狀態(tài)轉(zhuǎn)移真值表D Latch狀態(tài)圖Application of D latchD QC QD QC QD QC QD QC QDIN3:0WRDOUT3:0RDFlip-Flops (觸發(fā)器)Change its outputs on

6、ly at the Rising or Falling Edge of a controlling CLK signal.(只在時(shí)鐘信號的邊沿改變其輸出狀態(tài))CLKPositive-EdgeRising-Edge(正邊沿上升沿)Negative-EdgeFalling-Edge(負(fù)邊沿下降沿)7.2.5 Edge-Triggered D Flip-FlopD QC QD QC QQQNDCLKCLK=0時(shí)，CLK=1時(shí)，主鎖存器工作，接收輸入信號 QM = D從鎖存器不工作，輸出 Q 保持不變主鎖存器不工作，QM 保持不變從鎖存器工作，將 QM 傳送到輸出端master slaveQM 主從結(jié)

7、構(gòu)Positive-edge-triggered Flip-Flop正邊沿觸發(fā)式觸發(fā)器DCLKQD CLK Q QN0 0 11 1 0X 0 保 持X 0 保 持FunctiontableD Q CLK QLogic SymbolA dynamic-input indicator Control relation for DFFTiming behavior of a positive-edge-triggered D flip-flop(P533-Figure 7-17) 傳播延遲（CLKQ）TpLH(CQ) tpHL(CQ) tsetup建立時(shí)間 thold 保持時(shí)間tsetup建立時(shí)間

8、（輸入信號先于時(shí)鐘到達(dá)的時(shí)間）thold保持時(shí)間（有效時(shí)鐘沿后輸入信號保持的時(shí)間）D CLKQNegative-Edge-Triggered D Flip-Flop(負(fù)邊沿觸發(fā)的D觸發(fā)器)D QC QD QC QQQNDCLKD Q CLK QD QC QD QC QQQNDCLK正邊沿觸發(fā)Some D flip-flops have asynchronous inputs(異步輸入端) that may be used to force the flip-flop to a particular state independent of the CLK and D inputs. These

9、 inputs,typically labeled PR (preset預(yù)置) and CLR (clear清零).CLKQQND利用與非門傳輸門實(shí)現(xiàn) 主從結(jié)構(gòu)Positive-edge-triggered D flip-flop with preset and clearPR_LCLR_LPRD Q CLK QCLR PR（preset）、CLR（clear）相當(dāng)于： S（set） 、 R（reset）Positive-edge-triggered D flip-flop with preset and clearCLKPR_LCLR_LQLCommercial circuit fora p

10、ositive-edge triggeredD flip-flop(正邊沿觸發(fā)式D觸發(fā)器（）P535)2-Input Multiplexer(2選1多路復(fù)用器)7.2.6 D Flip-Flop with Enable(具有使能端的D觸發(fā)器)(P534)D Q CLK QDENCLKQQLEN有效（=1） 選擇外部D輸入EN無效（=0） 選擇觸發(fā)器當(dāng)前的輸出D QEN CLK QLogic Symbol(邏輯符號)7.2.7 Scan Flip-Flop (掃描觸發(fā)器)P536Function Table (功能表)：Figure 7-22(b)D Q CLK QDTECLKQQNTI TE

11、= 0 正常操作 Q=D TE = 1 進(jìn)入測試模式測試使能端 測試輸入端 D TETI CLK QQLogic Symbol(邏輯符號)7.2.10 Edge-Triggered J-K Flip-Flop (邊沿J-K觸發(fā)器)(P539)Q* = D = JQ + KQ時(shí)鐘上升沿（正邊沿）有效JKCLKQQLD QCLK74X109 Edge-Triggered J-K Flip-Flop(正邊沿觸發(fā)式J-K觸發(fā)器) Q* = D = JQ + K-LQ 74X112 下降沿觸發(fā)式J-K觸發(fā)器 (帶異步置位清零端)7.2.11 T Flip-Flop (T觸發(fā)器)在每個(gè)時(shí)鐘脈沖有效沿都會改

12、變狀態(tài)（翻轉(zhuǎn)）QQTT（toggle）觸發(fā)器EN QT Q具有使能端的T觸發(fā)器TQ(利用D、J-K觸發(fā)器實(shí)現(xiàn)T觸發(fā)器)利用D觸發(fā)器實(shí)現(xiàn) D：Q* = D T：Q* = Q D = Q利用J-K觸發(fā)器實(shí)現(xiàn) JK：Q* = JQ + KQ T：Q* = Q J = K = 1TQQND Q CLK QTQQNJ QCLK K Q1Possible Circuits for a T Flip-Flop with Enable(具有使能端的T觸發(fā)器的可能電路)T：Q* = ENQ + ENQ01EN維持 Q翻轉(zhuǎn) QQ* 功能表JK：Q* = JQ + KQD：Q* = D鎖存器與觸發(fā)器小結(jié)鎖存器和觸發(fā)

13、器 電平有效和邊沿有效的區(qū)別按照邏輯功能的不同特點(diǎn)，通?？煞譃镾-R觸發(fā)器（鎖存器）D觸發(fā)器（鎖存器）J-K觸發(fā)器T觸發(fā)器每種觸發(fā)器的功能表特征方程狀態(tài)圖S-R Flip-Flops (Latches)SCRQQ時(shí)鐘S-R鎖存器0 00 11 01 1S R維持清 0置 10*Q功 能 表0 00 11 01 1S R維持清 0置 11*Q功 能 表1 11 00 10 0SL RL維持清 0置 11*Q0 1*0基本S-R鎖存器S QR Q（或非門）S QR Q（與非門）0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S_L R_L1*1*110001QnQn

14、+1低電平有效S-R鎖存器狀態(tài)轉(zhuǎn)移真值表11000101 00 01 11 10QnS_LR_LQn+1Q* = S_L + R_LQ = S+ RQ約束條件：S_L + R_L = 1 S+R=1 SR=0特征方程Q* = S+ RQSR=0（約束條件）0 00 11 01 1S R維持01 1*Q 功能表狀態(tài)圖01S=1,R=0S=0,R=1S=XR=0S=0R=X特征方程Q* = S+ RQSR=0（約束條件）S-R Flip-Flops (Latches)J-K Flip-Flop0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1J K01001110Qn

15、Qn+1狀態(tài)轉(zhuǎn)移真值表維持清0置1翻轉(zhuǎn)0001111001 00 01 11 10QnJKQn+1特征方程Q* = JQ + KQ0 00 11 01 1J K維持清 0置 1翻轉(zhuǎn)Q*功能表特征方程Q* = JQ + KQ狀態(tài)圖01J=1,K=XJ=X,K=1J=XK=0J=0K=XJ-K Flip-Flop狀態(tài)圖D Flip-Flops (Latches) 特征方程：Q* = D01D=1D=0D=1D=0有使能端得D觸發(fā)器：Q* = END + ENQ T Flip-Flop 特征方程：Q* = QQQT有使能端的T觸發(fā)器： Q* = ENQ + ENQ EN QT Q說明： 傳統(tǒng)中文教材

16、中認(rèn)為 T 觸發(fā)器的特征方程為： Q* = TQ + TQ 不同類型觸發(fā)器間的相互轉(zhuǎn)換利用D觸發(fā)器實(shí)現(xiàn)S-R觸發(fā)器J-K觸發(fā)器T觸發(fā)器利用J-K觸發(fā)器實(shí)現(xiàn)S-R觸發(fā)器D觸發(fā)器T觸發(fā)器動態(tài)參數(shù) 保證觸發(fā)器在工作時(shí)能可靠翻轉(zhuǎn)鎖存器的動態(tài)參數(shù)輸入信號寬度：tW 2tpd傳輸延遲時(shí)間： tPLH / tPHL 從輸入信號到達(dá)，到觸發(fā)器輸出新態(tài)穩(wěn)定建立 與非：tPLH = tpd 、tPHL = 2tpd 或非：tPLH = 2tpd 、tPHL = tpd 說明： tpd表示一個(gè)門的延遲時(shí)間觸發(fā)器的動態(tài)參數(shù)建立時(shí)間 tset輸入信號應(yīng)先于時(shí)鐘信號到達(dá)的時(shí)間保持時(shí)間 thold時(shí)鐘信號到達(dá)后，輸入信號需

17、要保持的時(shí)間最高時(shí)鐘頻率 fmax為保證觸發(fā)器可靠翻轉(zhuǎn)，時(shí)鐘脈沖必須滿足的參數(shù)傳輸延遲時(shí)間 tpHL/tpLH從時(shí)鐘脈沖觸發(fā)邊沿算起，到觸發(fā)器建立起新狀態(tài)Register designmodule latch (d,c,q);input d,c;output q;assign q = (c ? d:q);endmoduleAlways block and Variable reg7:0 f ;always ( control ) begin variable assignment; endVariable: must be reg , assigned in always block ! Variable: Operational result , must be reg , may be stored in register, assigned in always block.Nonblocking assignment: concurrent f = x & y;Blocking assignment: sequential f = x & y;Always block and Variable Register designmodule dff (clk,d,q,qn);input clk,d;output q,qn;reg q,qn;always (posedge clk