電子系統(tǒng)設(shè)計(jì)基礎(chǔ)6.3節(jié)

1、中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/6.3 Quartus II 操作指南6.3.1 簡介Altera 技術(shù)領(lǐng)先的 Quartus II 設(shè)計(jì)軟件配合一系列可供客戶選擇的 IP 核，可使設(shè)計(jì)人員在開發(fā)和推出 FPGA、CPLD 和結(jié)構(gòu)化 ASIC 設(shè)計(jì)的同時(shí)，獲得無與倫比的設(shè)計(jì)性能、一流的易用性以及最短的市場推出時(shí)間。這是設(shè)計(jì)人員首次將 FPGA 移植到結(jié)構(gòu)化 ASIC中，能夠?qū)σ浦惨院蟮男阅芎凸倪M(jìn)行準(zhǔn)確的估算。Quartus II 軟件支持 VHDL 和 Verilog 硬件描述語言（HDL）的設(shè)計(jì)輸入、基于圖形的設(shè)計(jì)輸入方式以及集成系統(tǒng)級設(shè)計(jì)工具。Quartus II 軟件可以將

2、設(shè)計(jì)、綜合、布局和布線以及系統(tǒng)的驗(yàn)證全部都整合到一個(gè)無縫的環(huán)境之中，其中還包括和第三方 EDA 工具的接口。Quartus II 的主要特性有：基于模塊的設(shè)計(jì)方法提供工作效率更快集成 IP在設(shè)計(jì)周期的早期對 I/0 引腳進(jìn)行分配和確認(rèn)存儲器編譯器支持CPLD、FPGA 和基于 HardCopy 的 ASIC使用全新的命令行和腳本功能自動化設(shè)計(jì)流程高級教程幫助深入了解 Quartus II 的功能特性。Altera 公司的 Quartus II 軟件提供了可編程片上系統(tǒng)（SOPC）設(shè)計(jì)的一個(gè)綜合開發(fā)環(huán)境，是進(jìn)行 SOPC 設(shè)計(jì)的基礎(chǔ)。Quartus II 集成環(huán)境包括以下內(nèi)容：系統(tǒng)級設(shè)計(jì)，嵌入式

3、軟件開發(fā)，可編程邏輯器件（PLD）設(shè)計(jì)，綜合，布局和布線，驗(yàn)證和仿真。Quartus II 設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者需要提供了一個(gè)完整的多平臺開發(fā)環(huán)境，它包括整個(gè)FPGA 和 CPLD 設(shè)計(jì)階段的解決方案。有關(guān) Quartus II 的典型設(shè)計(jì)流程如圖 6-43 所示。1中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-43Quartus II 的典型設(shè)計(jì)流程此外，Quartus II 軟件為設(shè)計(jì)流程的每個(gè)階段提供了 Quartus II 圖形用戶界面、EDA工具界面和命令行界面?？梢栽谡麄€(gè)流程中只使用這些界面中的一個(gè)，也可以在設(shè)計(jì)流程的不同階段使用不同的界面。本書將只介紹 Quartus II

4、圖形用戶界面的設(shè)計(jì)流程及使用方法。6.3.2 Quartus II 圖形用戶界面設(shè)計(jì)流程在 Quartus II 軟件的圖形用戶界面下可以完成設(shè)計(jì)流程的所有階段。Quartus II 軟件的圖形用戶界面是一個(gè)全面的，易于使用的獨(dú)立解決方案。下面列出了 Quartus II 圖形用戶界面為設(shè)計(jì)流程每個(gè)階段所提供的功能。設(shè)計(jì)輸入階段提供的功能有：文本編輯器（Text Editor）模塊和符號編輯器（Block & Symbol Editor）或稱原理圖編輯器內(nèi)置 MegaCore 管理器（MegaWizard Plug-In Manager）2編程和配置 (Programming & Config

5、uration)仿真(Simulation)時(shí)序逼近(Timing Closure)時(shí)序分析(Timing Analysis)工程更改管理 (Engineering Change Management布局布線(Place & Route)測試(Debugging)功耗分析(Power Analysis)綜合(Synthesis)設(shè)計(jì)輸入(Design Entry)中國科學(xué)技術(shù)大學(xué)六系EDAhttp約束輸入階段提供的功能有：分配編輯器（Assignment Editor）引腳規(guī)劃器（Pin Planner）設(shè)置（Setting）框平面布局圖編輯器（Floorplan Editor）設(shè)計(jì)分區(qū)窗口綜

6、合階段提供的功能有：分析和綜合（ysis & Synthesis） VHDL、Verilog HDL & AHDL設(shè)計(jì)助手RTL 查看器（RTL Viewer）技術(shù)查看器（Technology Map Viewer）漸進(jìn)式綜合（Incremental Synthesis）或稱增量綜合布局布線階段提供的功能有：適配器（Fitter）分配編輯器（Assignment Editor）平面布局圖編輯器（Floorplan Editor）漸進(jìn)式編譯（Incremental Compilation）窗口（Report Window）資源優(yōu)化顧問（Resource Optimization Advisor）

7、設(shè)計(jì)空間管理器（Design Space Explorer）編輯器（Chip Editor）時(shí)序分析階段提供的功能有：時(shí)序分析儀（Timingyzer）窗口（Report Window）技術(shù)查看器（Technology Map Viewer）仿真階段提供的功能有：仿真器（Simulator）波形編輯器（Waveform Editor）編程階段提供的功能有：匯編程序（Assembler）編程器（Programmer）轉(zhuǎn)換程序文件（Convert Programming Files）系統(tǒng)級設(shè)計(jì)階段提供的功能有：SOPC BuilderDSP Builder3中國科學(xué)技術(shù)大學(xué)六系EDAhttp開發(fā)階

8、段提供的功能有：Software Builder基于模塊的設(shè)計(jì)階段提供的功能有：LogicLock 窗口平面布局圖編輯器（Floorplan Editor） VQM WriterEDA 界面方面的功能有：EDA Netlist Writer功耗分析階段提供的功能有：lay 功耗分析器（lay 早期功耗估計(jì)器（layerlay Earlyyzer）er Estimator）時(shí)序近階段提供的功能有：平面布局圖編輯器（Floorplan Editor） LogicLock 窗口時(shí)序優(yōu)化顧問（Timing Optimization Advisor）設(shè)計(jì)空間管理器（Design Space Explor

9、er）漸進(jìn)式編譯（Incremental Compilation）調(diào)試階段提供的功能有：SignalTap II SignalProbe在系統(tǒng)器內(nèi)容編輯器（In-System Memory Content Editor） RTL 查看器（RTL Viewer）技術(shù)查看器（Technology Map Viewer）編輯器（Chip Editor）工程更改管理方面的功能有：編輯器（Chip Editor）資源屬性編輯器（Resource Property Editor）更改管理器（Change Manager）首次啟動 Quartus II時(shí)出現(xiàn)的圖形用戶界面如圖 6-44 所示。4中國科學(xué)技術(shù)

10、大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-44Quartus II 圖形用戶界面Quartus II 軟件包包括一個(gè)模塊化編譯器（Compiler），它包括以下模塊（標(biāo)有星號的模塊表示根據(jù)設(shè)置，在完整編譯時(shí)可選擇使用）：Analysis & Synthesis（分析和綜合） Partition Merge*（分區(qū)合并） Fitter（適配器） Assembler*（匯編器）Timing Analyzer*（時(shí)序分析儀） Design Assistant*（設(shè)計(jì)助手）EDA Netlist Writer*（EDA 網(wǎng)表編寫程序）HardCopy Netlist Writer*（HardCopy 網(wǎng)

11、表編寫程序）所有的這些 Compiler 模塊可以做為完整編譯的一部分，通過選擇“Processing” 菜單中的“Start Compilation”菜單來運(yùn)行。若要單獨(dú)運(yùn)行各個(gè)模塊，可以選擇“Processing”菜單中的“Start”菜單，然后從 Start 子菜單中為模塊選擇相應(yīng)的指令。還可以逐步運(yùn)行一些 Compiler 模塊。更詳細(xì)的信息請參考 Quartus II 的手冊或幫助。此外，還可以通過選擇“Tools”菜單中的“Compiler Tool”菜單，并在 Compiler Tool窗口中運(yùn)行該模塊來啟動 Compiler 模塊。在 Compiler Tool 窗口中，可以打

12、開該模塊的設(shè)置文件或報(bào)告文件，還可以打開其它相關(guān)的窗口，如圖 6-45 所示。啟動模塊打開模塊設(shè)置頁面打開報(bào)告文件圖 6-45Compiler Tool 窗口5中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/同時(shí)，Quartus II 軟件還提供了一些預(yù)定義的編譯流程，可以利用“Processing”菜單中的命令來使用這些預(yù)定義的流程。表 6-6 列出了一些最常用的編譯流程的命令。表 6-6常用編譯流程命令此外，還可以按照個(gè)人習(xí)慣，自定義 Quartus II 軟件的布局、菜單、命令和圖標(biāo)。在第一次打開 Quartus II 軟件時(shí)，可以在標(biāo)準(zhǔn) Quartus II 用戶界面和 Max+Plus

13、II 界面之間選擇外觀和操作習(xí)慣，或者稍后使用“Tools”菜單中的“Customize”對話框選擇外觀和操作習(xí)慣。如果先前使用 Max+Plus II 軟件，Max+Plus II 的外觀和操作習(xí)慣設(shè)置允許使用熟悉的 Max+Plus II 布局、命令和圖標(biāo)以便控制 QuartusII 軟件的功能。圖 6-46 顯示了 Customize對話框。圖 6-46Customize 對話框Customize 對話框也允許設(shè)置是否顯示 Quartus II 或者 Max+Plus II 快捷菜單，是設(shè)置6流程說明Processing 菜單中的命令完整編譯流程進(jìn)行當(dāng)前設(shè)計(jì)的完整編譯Start Comp

14、ilation 命令編譯和仿真流程如果仿真模式為時(shí)序仿真，流程執(zhí)行完整編譯，然后仿真當(dāng)前設(shè)計(jì)。如果仿真模式為功能仿真，則流程只執(zhí)行Generate Functional Simulation Netlist 命令，然后對當(dāng)前設(shè)計(jì)進(jìn)行功能仿真。Start Compilation And Simulation命令SignalProbe 流程在不影響設(shè)計(jì)中現(xiàn)有適配的情況下，將用戶指定的信號引至輸出引腳，無需進(jìn)行完整編譯，就可以調(diào)試信號。Start-Start SignalProbe Compilation 命令。早期時(shí)序估算進(jìn)行部分編譯，但是在Fitter 完成這前停止并生成早期時(shí)序估算。Start

15、-Start Early Timing Estimate命令分區(qū)合并在漸進(jìn)式綜合之后合并設(shè)計(jì)分區(qū)，建立單一網(wǎng)表，在后續(xù)編譯階段使用。如果采用漸進(jìn)式綜合，或者在修改設(shè)計(jì)之后，沒有重新完整編譯設(shè)計(jì)，則必須運(yùn)行此命令。Start-Start Partition Merge 命令中國科學(xué)技術(shù)大學(xué)六系EDAhttp在菜單欄的左邊還是右邊。Quartus II 快捷菜單包含的菜單命令用于每個(gè) Quartus II 應(yīng)用程序，是常用處理命令。Max+Plus II 快捷菜單與 Max+Plus II的 Max+Plus II 菜單命令類似，提供用于應(yīng)用程序令也是常用的 Max+Plus II 菜單命令。Ma

16、x+Plus II 菜單上令與相應(yīng)的 Quartus II 命令功能相同。圖 6-47 顯示了 Quartus II 和Max+Plus II 的快捷菜單。以下步驟描述了使用 Quartus II 圖形用戶界面的基本設(shè)計(jì)流程：1、 使用“File”菜單中的“New Project Wizard”建立新工程并指定目標(biāo)器件或器件系列。2、 使用 Text Editor 建立 Vhdl、Verilog HDL 或 Altera 硬件描述語言（AHDL）設(shè)計(jì)。根據(jù)需要，使用 Block Editor 建立表示其他設(shè)計(jì)文件的符號框圖，也可以建立原理圖。還可以使用 MegaWizard Plug-anag

17、er（“Tools”菜單）生成宏功能模塊和 IP 功能的自定義變量，在設(shè)計(jì)中將它們例化。3、可選使用 Assignment Editor、Pin Planner、Settings框（“Assignments” 菜單）、Floorplan Editor、Design Partitions束。窗口、LogicLock 功能指定初始設(shè)計(jì)結(jié)7中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-47Quartus II 和Max+Plus II 快捷菜單4、 可選進(jìn)行 Early Timing Estimate，在完成 Fitter 之前生成時(shí)序結(jié)果的早期估計(jì)。5、 可選使用 SOPC Builder

18、或 DSP Builder 建立系統(tǒng)級設(shè)計(jì)。6、 可選使用Software Builder 為Excalibur 器件處理器或Nios 嵌入式處理器建立軟件和編程文件。7、 使用 Analysis & Synthesis 對設(shè)計(jì)進(jìn)行綜合。8、 可選如果設(shè)計(jì)含有分區(qū)，而沒有進(jìn)行完整編譯，則需要采用 Partition Merge 合并分區(qū)。9、 可選通過使用 Simulator 和 Generate Functional Simulation Netlist 命令在設(shè)計(jì)中執(zhí)行功能仿真。10、11、12、13、使用 Fitter 對設(shè)計(jì)進(jìn)行布局布線。使用 PowerPlay Power Analy

19、zer 進(jìn)行功耗估算和分析。使用 Timing Analyzer 對設(shè)計(jì)進(jìn)行時(shí)序分析。使用 Simulator 對設(shè)計(jì)進(jìn)行時(shí)序仿真。8中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/14、可選使用物理綜合、Timing Closure 平面布局圖、LogicLock 功能、Settings對話框和 Assignment Editor 改進(jìn)時(shí)序，達(dá)到時(shí)序逼近。15、16、使用 Assembler 為設(shè)計(jì)建立編程文件。使用編程文件、Programmer 和 Altera 硬件對器件進(jìn)行編程；或?qū)⒕幊涛募D(zhuǎn)換為其它文件格式以供嵌入式處理器等其它系統(tǒng)使用。17、可選使用 SignalTap II Logi

20、c Analyzer、SignalProbe 功能或 Chip Editor 對設(shè)計(jì)進(jìn)行調(diào)試。18、可選使用 Chip Editor、Resoure Property Editor 和 Change Manager 管理工程更改。6.3.3 Quartus II 操作實(shí)例上節(jié)給出了利用 Quartus II 圖形用戶界面設(shè)計(jì)的基本步驟，其中有些步驟是可選的，也就是說不是每個(gè)設(shè)計(jì)都要經(jīng)過所有的步驟，可以根據(jù)設(shè)計(jì)要求只做些必要的步驟。本節(jié)將會通過一個(gè)實(shí)例來進(jìn)一步介紹 Quartus II 圖形用戶界面的設(shè)計(jì)步驟。這個(gè)實(shí)例是利用74161 來設(shè)計(jì)一個(gè)模為 12 的二進(jìn)制計(jì)數(shù)器，同時(shí)為其配上一個(gè)分頻器

21、，如圖 6-48 所示。復(fù)位計(jì)數(shù)器輸出分頻時(shí)鐘10Hz時(shí)鐘20Mh圖 6-48模為 12 計(jì)數(shù)器的實(shí)例框圖其中分頻器部分利用 VHDL 來描述，然后為其創(chuàng)建圖形符號，最后和計(jì)數(shù)器部分一起采用原理圖形式描述與連接。下面將從創(chuàng)建新工程開始一步步的來介紹整個(gè)設(shè)計(jì)過程。第一步：創(chuàng)建新工程在 Quartus II 軟件中可以利用創(chuàng)建工程向?qū)В∟ew Project Wizard）創(chuàng)建一個(gè)新的工程。在向?qū)е行枰付üこ痰墓ぷ髂夸?、工程名以及頂層文件名，同時(shí)可以指定工程中所要用到設(shè)計(jì)文件、其他源文件、用戶庫及第三方 EDA 工具，也可以在創(chuàng)建工程的同時(shí)指定目標(biāo)器件類型。對于現(xiàn)有的 MAX+PLUS II 工

22、程文件,可以利用 Quartus II 軟件 File 菜單下的Convert MAX+PLUS II Project命令將 MAX+PLUS II 配置文件（.acf）轉(zhuǎn)換為 Quartus II 工程， Quartus II 軟件將為該工程建立新的 Quartus II 工程配置文件和相關(guān)設(shè)置。1、首先啟動Quartus II方法：雙擊桌面上“Quartus II 5.1”或“開始”-“程序”-“ALTERA”-“Quartus II 5.1”2、在“File”菜單中選擇“New Project Wizard”命令，進(jìn)入新建工程向?qū)У慕榻B，如圖 6-49 所示。新建工程向?qū)Ы榻B中會指出此向

23、導(dǎo)一共有五步，點(diǎn)擊“Next”進(jìn)入向9分頻器由 74161 構(gòu)成的模為 12 的計(jì)數(shù)器。中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/導(dǎo)第一步：指定工程名、頂層實(shí)體名和路徑，且頂層實(shí)體名是區(qū)分大小寫的，如圖 6-50所示。（注意：一般在 Quartus II 中，用戶的每個(gè)獨(dú)立設(shè)計(jì)都必須建立并對應(yīng)一個(gè)工程，每個(gè)工程可包含一個(gè)或多個(gè)設(shè)計(jì)文件，其中有一個(gè)是頂層文件，頂層文件的名字必須與設(shè)計(jì)文件的實(shí)體名相同。）圖 6-49啟動新建工程向?qū)Ъ靶鹿こ滔驅(qū)Ы榻B畫面圖 6-50新建工程向?qū)У谝徊剑褐付üこ堂㈨攲訉?shí)體名和路徑10中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/3、點(diǎn)擊“Next”（此時(shí)如果指定的路

24、徑不存在，會提示創(chuàng)建，選擇“是”來創(chuàng)建）進(jìn)入新建工程向?qū)У诙剑禾砑右延性O(shè)計(jì)文件。一般新建工程時(shí)設(shè)計(jì)文件還沒有輸入，可直接點(diǎn)擊“Next”跳過此步，進(jìn)入下一步。4、新建工程向?qū)У谌剑哼x擇器件及其系列。實(shí)驗(yàn)時(shí)要求選擇器件系列為“Cyclone”，器件型號為“EP1C6T144C8”，如圖 6-51 所示。然后點(diǎn)擊“Next”進(jìn)入下一步。圖 6-51新建工程向?qū)У谌剑哼x擇器件及其系列5、新建工程向?qū)У谒牟剑篍DA 工具設(shè)置。一般設(shè)計(jì)用 Quartus II 完全可以了，因此點(diǎn)擊“Next”跳過此步，進(jìn)入下一步。6、新建工程向?qū)У谖宀剑赫?。在此步可以核對新建工程的各種信息：工程名、路徑和器件等

25、。如果有誤可點(diǎn)擊“Back”返回進(jìn)行修改，確認(rèn)沒有問題后點(diǎn)擊“”結(jié)束此向?qū)?。第二步：建立、編輯設(shè)計(jì)文件由于本例中混合采用了 VHDL 語言描述和原理圖描述兩種形式，因此在介紹建立設(shè)計(jì)輸入時(shí)，兩種描述方法都要進(jìn)行介紹。下面將先介紹 VHDL 描述的輸入，然后再介紹圖形方式的輸入。11中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/1、 VHDL 語言的設(shè)計(jì)輸入（1）選擇“File”菜單中的“New”命令，打開新建文件對話框，如圖 6-52 所示。選擇“Device Design File”標(biāo)簽中的“VHDL File”項(xiàng)，點(diǎn)擊“OK”按鈕進(jìn)入“Text Editor”（文本編輯器），進(jìn)行 VHDL

26、設(shè)計(jì)的輸入。“Text Editor”與常用的純文件編輯器類似，在此就不多敘述了。圖 6-52 新建設(shè)計(jì)文件對話框（2）在“Text Editor”中將以下實(shí)現(xiàn) 20MHz 到 10Hz 分頻電路的 VHDL 代碼輸入，并保存。保存時(shí) VHDL 文件的文件名與 VHDL 描述中的實(shí)體名相同，擴(kuò)展名為“.vhd”，如圖 6-53 所示?？紤]如何使分頻器輸出 1Hz 的時(shí)鐘信號。LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY Clk20Mto10 ISPORT( clk:IN std_l

27、ogic; -20MHz 輸入時(shí)鐘信號reset :IN std_logic; -輸入復(fù)位信號clk10Hz :OUT std_logic-輸出 10Hz 時(shí)鐘信號);END Clk20Mto10;ARCHITECTURE arch_C2M1 OF Clk20Mto10 ISSIGNAL counter :integer RANGE 0 TO 999999;SIGNAL tmp_clk :std_logic;BEGINPROCESS BEGINWAIT UNTIL rising_edge(clk); -clk 的上升沿IF(reset=0)THENcounter=0; tmp_clk=0;12

28、中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/ELSEIF(counter=999999)THEN counter=0; tmp_clk=NOT tmp_clk;ELSEcounter=counter+1;END IF; END IF;END PROCESS;clk10Hz =tmp_clk;ENDarch_C2M1;圖 6-53VHDL 設(shè)計(jì)描述輸入與保存（3） 為此 VHDL 文件建立符號文件，主要用于下面的原理圖/模塊的繪制。選擇“File”菜單中的“Create/Update”子菜單中的“Create Symbol Files for Current File”命令，如圖 6-54 所示

29、。如果 VHDL 文件沒有錯(cuò)誤，會彈出“Create Symbol File was successful”提示。如果 VHDL 有錯(cuò)，請返回 VHDL 編輯器，修改正確后再次執(zhí)行此步驟。13中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-54創(chuàng)建VHDL 文件的符號文件2、 圖形設(shè)計(jì)的輸入（1） 選擇“File”菜單中的“New”命令，打開新建文件對話框，如圖 6-52 所示。選擇“Device Design File”標(biāo)簽中的“Block Diagram/Schematic File”項(xiàng)，點(diǎn)擊“OK”按鈕進(jìn)入“Block Editor”（塊圖形編輯器），進(jìn)行塊圖和原理圖和符號的輸入。在

30、“Block Editor”中可以輸入原理圖和塊圖，及編輯圖形設(shè)計(jì)信息。同時(shí) “Block Editor”可讀取，編輯 QuartusII 的塊設(shè)計(jì)文件（.bdf）和 Max+Plus II的圖形設(shè)計(jì)文件（.gdf）。每個(gè)塊設(shè)計(jì)文件包含設(shè)計(jì)中代表邏輯的塊和符號?！癇lock Editor”將每個(gè)塊圖、原理圖和符號代表的設(shè)計(jì)邏輯合并到工程中。還可以從塊設(shè)計(jì)文件中的塊來創(chuàng)建新的設(shè)計(jì)文件，另在修改塊圖和符號時(shí)更新設(shè)計(jì)文件，也可以在塊設(shè)計(jì)文件的基礎(chǔ)上生成塊符號文件（.bsf）、AHDL 庫文件（.inc）和 HDL 文件。在進(jìn)行圖形設(shè)計(jì)的輸入前，先介紹一下圖形輸入界面下一些工具條的含義和使用方法，如圖

31、 6-55 所示。14中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-55原理圖繪制工具條下面對圖 6-55 中的“Block Eiditor”工具的含義和用法給出簡單的說明：選擇和智能繪制工具選擇此工具時(shí)，可以對“Block Editor”中的符號、原理圖、塊、連線及其它內(nèi)容進(jìn)行選擇；同時(shí)還可以繪制符號、原理圖和塊間的連線與接口等。文本工具選擇此工具時(shí)，可以在圖形設(shè)計(jì)中加入文本信息。符號工具選擇此工具時(shí)，將會打開符號對話框，如圖 6-56 所示。在此對話框中可以選擇系統(tǒng)提供庫中的元件符號或當(dāng)前設(shè)計(jì)工程中的符號。同時(shí)在此對話框中可以顯示符號的預(yù)覽圖，并可選擇插入的符號為塊、重復(fù)插入模式及加

32、載“MegaWizard Plug-In Manager”。15中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-56符號對話框塊工具選擇此工具用來在“Block Editor”中添加塊圖。正交節(jié)點(diǎn)工具選擇此工具，繪制細(xì)的節(jié)點(diǎn)連接線，來連接塊、符號和引腳。連接的對象可以是塊和符號間、引腳和符號間以及符號和符號間。正交總線工具選擇此工具，繪制粗的總線連接線，來連接塊、符號和引腳。連接的對象可以是塊和符號間、引腳和符號間以及符號和符號間。正交管道工具選擇此工具，繪制管道連接線，來連接塊和引腳。連接的對象可以是塊和引腳間、塊和塊間。使用橡皮筋使用橡皮筋時(shí)，可以拖動對象而保留信號的連通。在翻轉(zhuǎn)和旋轉(zhuǎn)

33、時(shí)無效。使用局部線選使用局部線選時(shí)，可以選擇線的任一部分。縮放工具縮放工具用于放大/縮小“Block Editor”中的視圖。全屏以全屏的方式顯示當(dāng)前的塊編輯器。16中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/查找在當(dāng)前的文件中查找文本。水平翻轉(zhuǎn)水平翻轉(zhuǎn) 180 度。垂直翻轉(zhuǎn)垂直翻轉(zhuǎn) 180 度。逆時(shí)針旋轉(zhuǎn) 90 度逆時(shí)針旋轉(zhuǎn) 90 度矩形工具用于畫矩形。只用于標(biāo)識，不具有電氣特性。橢圓工具畫橢圓。只用于標(biāo)識，不具有電氣特性。直線工具畫直線。只用于標(biāo)識，不具有電氣特性?；【€工具畫弧線。只用于標(biāo)識，不具有電氣特性。（2）電路圖形輸入首先調(diào)入元件：四位二進(jìn)制計(jì)數(shù)器 74161、三輸入與非門 Nan

34、d3、地信號 GND、輸入引腳 input 和輸出引腳 output 等到“Block Editor”中，如圖 6-57 所示。圖 6-57調(diào)入元件Quartus II 軟件為實(shí)現(xiàn)不同的邏輯功能提供了大量的基本單元符號和宏功能模塊，設(shè)計(jì)者可以在“Block Editor”中直接調(diào)用，如基本邏輯單元、中規(guī)模器件以及參數(shù)化模塊（LPM）等?？砂凑障旅娴姆椒ㄕ{(diào)入單元符號到圖形編輯區(qū)：在“Block Editor”窗口的工作區(qū)中雙擊鼠標(biāo)左鍵，或點(diǎn)擊圖中的“符號工具”按鈕，或選擇“Edit”菜單中的“Insert Symbol”，則彈出如圖 65817中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/所示的

35、Symbol 對話框。圖 6-58符號對話框其中兆功能函數(shù)（megafunctions）庫中包含很多種可直接使用的參數(shù)化模塊（LPM），當(dāng)選擇兆功能函數(shù)庫時(shí)，如果同時(shí)使能圖中標(biāo)注的兆功能函數(shù)實(shí)例化復(fù)選框，則軟件自動調(diào)用 Mega Wizard Plug-In Manager 功能。其他（others）庫種包括與 MAX+PLUS II 軟件兼容的所有中規(guī)模器件，如 74 系列的符號?；締卧枺╬rimitives）庫中包含所有的 Altera 基本圖元，如邏輯門、輸入/輸出端口等。用鼠標(biāo)點(diǎn)擊單元庫前面的符號（），直到使所有庫中的圖元以列表的方式顯示出來；選擇所需要的圖元或符號，該符號顯示在

36、 Symbol 對話框的右邊；點(diǎn)擊 OK 按鈕，所選擇符號將顯示在“Block Editor”的圖形編輯工作區(qū)域，在合適的位置點(diǎn)擊鼠標(biāo)左鍵放置符號。重復(fù)上述兩步，即可連續(xù)選取庫中的符號。如果要重復(fù)選擇某一個(gè)符號，可以在圖 658 中選中重復(fù)插入模式復(fù)選框，選擇一個(gè)符號以后，可以在圖形編輯區(qū)重復(fù)放置。放置完成后點(diǎn)擊鼠標(biāo)右鍵，選擇 Cancel 取消放置符號，也可以按“Esc”取消。輸入 74 系列的符號，選擇其他（others）庫，點(diǎn)開 maxplus2 列表，從其中選擇所要的 74 系列符號。如圖 659 所示。18中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-59選擇 74161 元件

37、符號如果知道圖形符號的名稱，可以直接在 Symbol 對話框的符號名稱欄中輸入要調(diào)入的符號名稱，Symbol 對話框?qū)⒆詣哟蜷_輸入符號名稱所在的庫列表。如直接輸入 74161，則 Symbol 對話框?qū)⒆詣佣ㄎ坏?74161 所在庫中的列表，如圖 659 所示。以直接輸入符號名稱或在庫列表中選擇的方法，輸入其它的元件符號：三輸入與非門 Nand3、地信號 GND、輸入引腳 input 和輸出引腳 output 等到“Block Editor”中，如圖 6-57 所示。（3）連接各元件符號連接各元件符號時(shí)，可根據(jù)情況在“Block Editor”中選擇“正交節(jié)點(diǎn)工具”、“正交總線工具”、“正交管

38、道工具”和“選擇和智能繪制工具”來繪制不同的連接線。其中“選擇和智能繪制工具”具有自動識別連接的對象的能力，一般在不清楚連接的對象時(shí)，可選擇此工具。本實(shí)例中的連接對象為符號和引腳，因此可選“正交節(jié)點(diǎn)工具”即可。連接對象的兩個(gè)端口時(shí)，可將鼠標(biāo)移到其中的一個(gè)端口上，點(diǎn)擊鼠標(biāo)左鍵，然后按住鼠標(biāo)左鍵并拖動鼠標(biāo)至目的端口，此時(shí)會在目的端口出現(xiàn)一個(gè)方框，松開左鍵即可連接這兩端口。若想刪除一條連線，只需用鼠標(biāo)左鍵點(diǎn)中該線，使該線變?yōu)楦吡辆€（藍(lán)色），按“Delete”鍵即可刪除。按照圖 6-60 所示，完成所有的符號及引腳的連接。19中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-60連接符號及引腳（4）

39、 為輸入/輸出引腳重命名在本實(shí)例中共有三個(gè)輸入引腳，分別重命名為：en、clk20M 和 clear，功能分別表示計(jì)數(shù)器使能、時(shí)鐘和計(jì)數(shù)器清零。輸出引腳共五個(gè)，分別重命名為： q3、q2、q1、q0 和 Cout，分別表示計(jì)數(shù)器的四位輸出和一位進(jìn)位。重命名的方法是：雙擊引腳（或在引腳上單擊鼠標(biāo)右鍵，選擇屬性），在彈出的引腳屬性對話框的引腳名稱里改寫為重命名的名稱即可，如圖 6-61 所示。按照圖 6-60 重命名所有的輸入/輸出引腳。圖 6-61引腳屬性對話框（5） 保存圖形文件把上述的圖形文件保存為 cntm12.bdf。20中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/第三步：設(shè)計(jì)工程的編譯

40、Quartus II 編譯器主要完成設(shè)計(jì)項(xiàng)目的檢查和邏輯綜合，將項(xiàng)目最終設(shè)計(jì)結(jié)果生成器件的下載文件，并為模擬和編程產(chǎn)生輸出文件。1、 打開編譯器窗口Quartus II 編譯器窗口包含了對設(shè)計(jì)文件處理的全過程。在 Quartus II 軟件的 “Tools”菜單中選擇“Compiler Tool”命令，則出現(xiàn) Quartus II 的編譯器窗口。如圖 662 所示，圖中標(biāo)出了全編譯過程各個(gè)模塊的功能。開始Assembler器件和引腳選項(xiàng)Assembler 報(bào)告編程器開始分析和綜合分析和綜合設(shè)置綜合報(bào)告具打開頂層文件開始時(shí)序分析時(shí)序設(shè)置時(shí)序分析報(bào)告時(shí)序分析摘要開始全編譯時(shí)序逼近平面布局適配報(bào)告適

41、配設(shè)置開始適配編譯進(jìn)度條全編譯報(bào)告圖 6-62編譯工具編譯設(shè)計(jì)工程時(shí)， 可以選擇全編譯，也可選擇分部編譯。全編譯可選擇“Processing”菜單中的“Start Compilation”命令，或點(diǎn)擊圖 6-62 中的“Start”，或點(diǎn)擊 QuartusII 軟件的工具條中的按鈕。分部編譯時(shí)，如分析和綜合可選擇“Processing”菜單中“Start”子菜單中的的“Start Analysis & Synthesis”命令，或點(diǎn)擊圖 6-62 中的按鈕，或點(diǎn)擊 QuartusII 軟件的工具條中的按鈕。本實(shí)例中采用了全編譯的方式來編譯設(shè)計(jì)工程。2、 查看編譯報(bào)告及錯(cuò)誤信息21中國科學(xué)技術(shù)大

42、學(xué)六系EDA 實(shí)驗(yàn)室http/全編譯時(shí)，如果設(shè)計(jì)沒有錯(cuò)誤，則可提示全編譯成功，并彈出全編譯報(bào)告窗口，如圖 6-63 所示。如果編譯過程中，由于設(shè)計(jì)存在錯(cuò)誤就會停止編譯，并在提示信息窗口給出錯(cuò)誤原因及提示。通過雙擊錯(cuò)誤信息條，一般可找到錯(cuò)誤之處。修改正確后再進(jìn)行編譯。圖 6-63編譯報(bào)告及錯(cuò)誤提示信息第四步：時(shí)序仿真1、 建立向量波形文件選擇“File”菜單中的“New”命令，彈出新建文件對話框，選擇“Other Files”中的 “Vector Waveform File”，來建立向量波形激勵文件，如圖 6-64 所示。點(diǎn)擊“OK”按鈕打開向量波形編輯窗口，如圖 6-65 所示。在圖 6-65

43、 中的左邊窗口（節(jié)點(diǎn)列表區(qū)）點(diǎn)擊鼠標(biāo)右鍵，在彈出的菜單中選擇“Insert Node or Bus”命令（或用鼠標(biāo)左鍵雙擊此窗口），如圖 6-66 所示。接著就會彈出“Insert Node or Bus”對話框，如圖 6-67 所示。點(diǎn)擊圖 6-67 中的“Node Finder”按鈕，打開“Node Finer”對話框，如圖 6-68所示。點(diǎn)擊圖 6-68 中的“List”按鈕，就會把設(shè)計(jì)工程中的輸入/輸出節(jié)點(diǎn)列出在圖6-68 中的左側(cè)窗口中供選擇，通過圖 6-68 中間的添加/刪除選擇節(jié)點(diǎn)來確定時(shí)序仿真中用到的節(jié)點(diǎn)，如圖 6-68 所示。點(diǎn)擊“OK”按鈕返回圖 6-67，再點(diǎn)擊“OK”按

44、鈕，返回到向量波形文件編輯窗口，并調(diào)整節(jié)點(diǎn)的順序，如圖 6-69 所示。22編譯提示信息窗口狀態(tài)窗口編譯報(bào)告窗口工程管理窗中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-64新建向量波形文件對話框圖 6-65向量波形編輯窗口23中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-66插入節(jié)點(diǎn)或總線命令圖 6-67插入節(jié)點(diǎn)或總線對話框24中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-68節(jié)點(diǎn)查找器圖 6-69添加節(jié)點(diǎn)并調(diào)整順序后的向量波形編輯窗口2、 編輯向量波形文件在編輯向量波形文件前，先介紹一下向量波形編輯器中工具欄，如圖 6-70 所示。此工具條與“Edit”菜單中的“Value

45、”子菜單對應(yīng)。下面來編輯向量波形文件，首先可通過“Edit”菜單中的“End Time”命令來設(shè)置仿真波形文件的結(jié)束時(shí)間；通過“Edit”菜單中的“Grid Size”命令來設(shè)置波形文件的網(wǎng)格大小。接著就來編輯輸入引腳的波形：（1）在向量波形編輯器中選中 clk20M 輸入引腳，然后利用向量波形編輯工具條中的“時(shí)鐘信號”給其賦于一個(gè)周期為 20ns 的時(shí)鐘信號，如圖 6-71 所示。25中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-70向量波形編輯工具條圖 6-71設(shè)計(jì)時(shí)鐘引腳clk20M 對話框在向量波形編輯器中選中 en 輸入引腳，然后利用向量波形編輯工具條中的“1電平”給其在全部時(shí)

46、間段賦于高電平。在向量波形編輯器中選中 clear 輸入引腳，然后利用向量波形編輯工具條中的 “1 電平”給其在全部時(shí)間段賦于高電平。最后為了觀察信號“clear”的清零作用，在 clear 信號的 80ns 到 120ns 的時(shí)間段內(nèi)利用向量波形編輯工具條中的“0 電平”給其賦于低電平。至此，輸入引腳的向量波形激勵已編輯完畢，保存向量波形文件為“cntm12.vwf”，如圖 6-72 所示。26賦于“未知” 賦于“1 電平”賦于“弱未知”賦于“弱高電平”賦于“相反值” 賦于“時(shí)鐘信號”賦于“隨機(jī)值” 排序波形編輯工具：選中某段波形，并直接對其賦值查找賦于“未初始化”賦于“0 電平” 賦于“高

47、阻”賦于“弱低電平”賦于“不關(guān)注”賦于“連續(xù)計(jì)數(shù)值”賦于“固定仲裁值”網(wǎng)絡(luò)對齊縮放工具全屏替換文本工具：輸入/編輯文字選擇工具：選擇一/多個(gè)對象來移動、編輯等操作中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-72編輯完成的向量波形窗口3、設(shè)置仿真類型為時(shí)序仿真選擇“Assignments”菜單中的“Settings”命令，打開“Settings”對話框，并在此對話框左側(cè)的種類中選擇“Simulator Settings”頁面來設(shè)置認(rèn)真模式為“Timing”時(shí)序仿真，并指定仿真輸入文件為“cntm12.vwf”，如圖 6-73 所示。同時(shí)要完成時(shí)序仿真，在仿真前必須重新編譯設(shè)計(jì)，產(chǎn)生時(shí)序仿

48、真的網(wǎng)表文件。如果要進(jìn)行功能仿真，請將仿真模式設(shè)置為“Functional”，并在仿真開始前選擇 “Processing”菜單中的“Generate Functional Simulation Netlist”命令，產(chǎn)生功能仿真網(wǎng)表文件。然后通過選擇“Processing”菜單中的“Start Simulation”命令，或點(diǎn)擊 Quartus II 軟件工具欄中的按鈕，或選擇“Tools”菜單中的“Simulator Tool”命令來啟動仿真過程。仿真結(jié)束后，會打開仿真報(bào)告窗口，給出仿真波形圖，如圖 6-74 所示。為了使仿真報(bào)告看起來更直觀，可以編輯向量波形文件“cntm12.vwf”，將

49、 q3 到 q0合并為一組，方法是選中 q3 到 q0，然后點(diǎn)擊鼠標(biāo)右鍵，選擇“Group”命令，在彈出的 “Group”對話框中將組名稱填寫為“q”，并修改進(jìn)制為“”，如圖 6-75 所示。保存向量波形文件“cntm12.vwf”。最后再重新啟動仿真過程，過程結(jié)束后將打開直觀的仿真結(jié)果，如圖 6-76 所示。27中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-73仿真設(shè)置頁面-設(shè)置仿真模式圖 6-74時(shí)序仿真報(bào)告28中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-75合并組對話框圖 6-76輸出引腳合并后時(shí)序仿真波形圖在仿真波形報(bào)告窗口中，可以使用工具條上的縮放工具對波形進(jìn)行放大和縮

50、小操作。波形報(bào)告窗口中的波形是只讀的，可以進(jìn)行下面的操作：使用工具條上的排序按鈕對節(jié)點(diǎn)進(jìn)行排序。使用工具條上的文本工具給波形添加注釋。在波形顯示區(qū)點(diǎn)擊鼠標(biāo)右鍵，從右鍵菜單中選擇 Insert Time Bar.命令，添加時(shí)間條。在注釋文本上點(diǎn)擊鼠標(biāo)右鍵，選擇 Properties，在彈出的注釋屬性對話框中可以編輯注釋文本及其屬性。在節(jié)點(diǎn)上點(diǎn)擊鼠標(biāo)右鍵，選擇 Properties，可以選擇節(jié)點(diǎn)顯示基數(shù)（Radix），如二進(jìn)制、十六進(jìn)制、八進(jìn)制、有符號十進(jìn)制以及無符號十進(jìn)制。選擇 EditGrid Size 命令，改變波形顯示區(qū)的網(wǎng)格尺寸。選擇 ViewCompare to Waveforms i

51、n File.命令進(jìn)行波形比較。在仿真后，若使用工具條上的工具在只讀的波形報(bào)告窗口中進(jìn)行編輯操作，講彈出如圖 6-77 所示的編輯輸入矢量文件對話框。29中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/圖 6-77編輯輸入矢量文件對話框選擇圖 6-77 中的第一項(xiàng)，將用波形報(bào)告窗口中的仿真結(jié)果覆蓋 VWF 文件并打開VWF 文件進(jìn)入圖形編輯器；選擇第二項(xiàng)，直接打開 VWF 文件進(jìn)入圖形編輯器。第五步：約束設(shè)置-引腳分配在前面介紹了一個(gè) FPGA 設(shè)計(jì)工程的創(chuàng)建、設(shè)計(jì)輸入、編譯（分析和綜合）及時(shí)序仿真等過程。如果設(shè)計(jì)工程是基于特定 FPGA 硬件實(shí)驗(yàn)平臺（實(shí)驗(yàn)板）的，那么還要把我們設(shè)計(jì)中的有關(guān)引腳與

52、實(shí)驗(yàn)板上有關(guān)的器件設(shè)備連接對應(yīng)起來，這樣才能在實(shí)驗(yàn)板上做硬件驗(yàn)證。Quartus II 中的引腳分配（Pins Assignment）就是用來建立設(shè)計(jì)工程與實(shí)驗(yàn)板外圍器件的聯(lián)系。當(dāng)設(shè)計(jì)工程時(shí)指定了目標(biāo)板上的目標(biāo)器件，并完成工程設(shè)計(jì)時(shí)，就可以通過引腳分配來建立設(shè)計(jì)工程與目標(biāo)板外圍器件的連接。在 Quartus II 軟件中進(jìn)行引腳分配有兩種方法：Assignment Editor 和 Pin Planner?，F(xiàn)面僅介紹在 Assignment Editor 分配引腳的步驟：1、選擇“Assignments”菜單中的“Assignment Editor”命令，在分配編輯器的類別（Category）

53、列表中選擇 Locations pin，或直接選擇“Assignments”菜單中的“Pins”命令，彈出如圖 6-78 所示的 Assignment Editor 引腳分配界面。圖 6-78Assignment Editor 中的引腳分配窗口30中國科學(xué)技術(shù)大學(xué)六系EDA 實(shí)驗(yàn)室http/在圖 6-78 中的左側(cè)有個(gè)工具條，它提供了控制 Assignment Editor 窗口的顯示和操作的一些快捷鍵，如全屏、清除、刪除及在“To”欄中顯示所有已知引腳名等。2、在 Assignment Editor 的引腳分配界面中，用鼠標(biāo)左鍵雙擊“To”單元，將彈出包含所有端口名的下拉框，從中選擇一個(gè)，如 clk20M。也可以點(diǎn)擊圖左側(cè)工具條中的“Show all assignable pin Numbers”按鈕，將會在“To”單元欄中自動列出設(shè)計(jì)文件的所有已知端口。3、在對應(yīng)“To”欄中選定端口后面的“Location”欄雙擊，就會彈出目標(biāo)器件所有可用于分配的引腳下拉