Y=~A+BC+D版圖設(shè)計

1、 成 績 評 定 表學(xué)生姓名 班級學(xué)號 專 業(yè) 課程設(shè)計題目Y=A+B(C+D)的電路和版圖設(shè)計評語組長簽字：成績A+B(C+D)日期 年 月 日課程設(shè)計任務(wù)書學(xué) 院信息科學(xué)與工程學(xué)院專 業(yè) 學(xué)生姓名 班級學(xué)號 課程設(shè)計題目 Y=A+B(C+D) 的電路和版圖設(shè)計實踐教學(xué)要求與任務(wù):1、學(xué)習(xí)和掌握tanner軟件的設(shè)計流程2、熟悉Y=A+B(C+D)工作原理，根據(jù)電路原理圖，繪制版圖，設(shè)計仿真網(wǎng)表文件，利用仿真工具完成電路分析流程。3、完成全部設(shè)計內(nèi)容，撰寫設(shè)計報告。工作計劃與進(jìn)度安排:第一周周一：教師布置課設(shè)任務(wù)，學(xué)生收集資料，做方案設(shè)計。周二：熟悉軟件操作方法。周三四：畫電路圖周五：電路仿

2、真。第二周周一二：畫版圖。周三：版圖仿真。周四：驗證。周五：寫報告書，驗收。指導(dǎo)教師： 年 月 日專業(yè)負(fù)責(zé)人：年 月 日學(xué)院教學(xué)副院長：年 月 日目錄 TOC o 1-3 h z u HYPERLINK l _Toc361127143 1緒 論 PAGEREF _Toc361127143 h 1 HYPERLINK l _Toc361127144 1.1設(shè)計背景 PAGEREF _Toc361127144 h 1 HYPERLINK l _Toc361127145 1.2 設(shè)計目標(biāo) PAGEREF _Toc361127145 h 1 HYPERLINK l _Toc361127146 2 Y=

3、A+B（C+D）的電路和版圖設(shè)計 PAGEREF _Toc361127146 h 3 HYPERLINK l _Toc361127147 2.1電路原理圖 PAGEREF _Toc361127147 h 3 HYPERLINK l _Toc361127148 2.2 Y=A+B(C+D) 的電路仿真觀察波形 PAGEREF _Toc361127148 h 4 HYPERLINK l _Toc361127149 2.3 Y=A+B(C+D) 的版圖繪制 PAGEREF _Toc361127149 h 5 HYPERLINK l _Toc361127150 2.4 Y=A+B(C+D) 的版圖仿真

4、觀察波形 PAGEREF _Toc361127150 h 5 HYPERLINK l _Toc361127151 2.5 LVS檢查匹配 PAGEREF _Toc361127151 h 6 HYPERLINK l _Toc361127152 總 結(jié) PAGEREF _Toc361127152 h 8 HYPERLINK l _Toc361127153 參考文獻(xiàn) PAGEREF _Toc361127153 h 9 HYPERLINK l _Toc361127154 附錄一 電路原理圖網(wǎng)表 PAGEREF _Toc361127154 h 10 HYPERLINK l _Toc361127154 附

5、錄二 版圖圖網(wǎng)表 PAGEREF _Toc361127154 h 10緒 論1.1設(shè)計背景隨著集成電路技術(shù)的日益進(jìn)步，使得計算機(jī)輔助設(shè)計（CAD）技術(shù)已成為電路設(shè)計師不可缺少的有力工具1。國內(nèi)外電子線路CAD軟件的相繼推出與版本更新，使CAD技術(shù)的應(yīng)用滲透到電子線路與系統(tǒng)設(shè)計的各個領(lǐng)域，如芯片版圖的繪制、電路的繪圖、模擬電路仿真、邏輯電路仿真、優(yōu)化設(shè)計、印刷電路板的布線等。CAD技術(shù)的發(fā)展使得電子線路設(shè)計的速度、質(zhì)量和精度得以保證2。在眾多的CAD工具軟件中，Spice程序是精度最高、最受歡迎的軟件工具，tanner是用來IC版圖繪制軟件，許多EDA系統(tǒng)軟件的電路模擬部分是應(yīng)用Spice程序來

6、完成的，而tanner軟件是一款學(xué)習(xí)階段應(yīng)用的版圖繪制軟件，對于初學(xué)者是一個上手快，操作簡單的EDA軟件。Tanner集成電路設(shè)計軟件是由Tanner Research 公司開發(fā)的基于Windows平臺的用于集成電路設(shè)計的工具軟件。該軟件功能十分強(qiáng)大，易學(xué)易用，包括S-Edit，T-Spice，W-Edit，L-Edit與LVS，從電路設(shè)計、分析模擬到電路布局一應(yīng)俱全。其中的L-Edit版圖編輯器在國內(nèi)應(yīng)用廣泛，具有很高知名度。L-Edit Pro是Tanner EDA軟件公司所出品的一個IC設(shè)計和驗證的高性能軟件系統(tǒng)模塊，具有高效率，交互式等特點，強(qiáng)大而且完善的功能包括從IC設(shè)計到輸出，以及

7、最后的加工服務(wù)，完全可以媲美百萬美元級的IC設(shè)計軟件。L-Edit Pro包含IC設(shè)計編輯器(Layout Editor)、自動布線系統(tǒng)(Standard Cell Place & Route)、線上設(shè)計規(guī)則檢查器（DRC）、組件特性提取器（Device Extractor）、設(shè)計布局與電路netlist的比較器(LVS)、CMOS Library、Marco Library，這些模塊組成了一個完整的IC設(shè)計與驗證解決方案。L-Edit Pro豐富完善的功能為每個IC設(shè)計者和生產(chǎn)商提供了快速、易用、精確的設(shè)計系統(tǒng)。1.2 設(shè)計目標(biāo) 1.用tanner軟件中的原理圖編輯器S-Edit編輯Y=A+

8、B(C+D)電路原理圖。 2.用tanner軟件中的W-Edit對Y=A+B(C+D)的電路進(jìn)行仿真，并觀察波形。 3.用tanner軟件中的L-Edit繪制Y=A+B(C+D)的版圖，并進(jìn)行DRC驗證。 4.用W-Edit對Y=A+B(C+D)的版圖電路進(jìn)行仿真并觀察波形。 5.用tanner軟件中的layout-Edit對Y=A+B(C+D)進(jìn)行LVS檢驗觀察原理圖版圖的匹配程度。2Y=A+B（C+D）的電路和版圖設(shè)計2.1電路原理圖 Y=A+B(C+D) 的電路原理如圖2.1所示。當(dāng)輸入的信號ABCD滿足0000、0001，或0010等，即滿足上拉網(wǎng)絡(luò)導(dǎo)通的條件時，輸出Y為高電平。當(dāng)輸入

9、信號為1010或1000等滿足下拉網(wǎng)絡(luò)導(dǎo)通的條件時，輸出Y為低電平。實現(xiàn)Y=A+B(C+D) 的邏輯運算。通過真值表可以得出當(dāng)輸入信號為0000、0001、0010、0011、0100時輸出Y為高電平，其余的輸入信號可以的到低電平。 圖2.1 Y=A+B(C+D)的電路原理圖 2.2 Y=A+B(C+D)的電路仿真觀察波形 給Y=A+B(C+D) 的輸入加激勵，高電平為Vdd=5V，低電平為Gnd，將輸入信號設(shè)置成不同的周期，ABCD信號的周期分別為800ns、400ns、200ns和100ns。此時能將輸入為00001111所產(chǎn)生的結(jié)果都輸出。并添加輸入輸出延遲時間，進(jìn)行仿真，并輸出波形；波

10、形圖如圖2.2所示。當(dāng)輸入為0000、0001、0010、0011、0100時輸出為高電平。其余的輸出都為低電平。由于競爭冒險，所以將上升延時下降延時時間降低。再將B信號的輸入提前10ns輸入來去掉競爭冒險產(chǎn)生的毛刺。 圖2.2 Y=A+B(C+D)電路輸入輸出波形圖2.3 Y=A+B(C+D)的版圖繪制 用L-Edit版圖繪制軟件對Y=A+B(C+D)電路進(jìn)行版圖繪制，同時進(jìn)行DRC驗證，查看輸出結(jié)果，檢查無錯誤；版圖和輸出結(jié)果如圖2.3所示。在對節(jié)點進(jìn)行標(biāo)注時注意輸入法的設(shè)置要使用美式鍵盤，否則會在生成網(wǎng)表時產(chǎn)生錯誤。 圖2.3 Y=A+B(C+D)與或門電路版圖及DRC驗證結(jié)果2.4 Y

11、=A+B(C+D)的版圖仿真觀察波形與Y=A+B(C+D)電路原理圖仿真相同，添加激勵、電源和地，同時觀察輸入輸出波形；波形如圖2.4所示。Y=A+B(C+D)電路的版圖仿真波形與原理圖的仿真輸出波形基本一致，并且符合輸入輸出的邏輯關(guān)系，電路的設(shè)計正確無誤。同樣為了去掉競爭冒險我將B輸入信號提前10ns輸入。圖2.4 Y=A+B(C+B)版圖輸入輸出波形圖2.5 LVS檢查匹配 用layout-Edit對Y=A+B(C+D) 電路進(jìn)行LVS檢查驗證，首先添加輸入輸出文件即電路原理圖和版圖的輸出網(wǎng)表分別為.sp文件和.spc文件，選擇要查看的輸出，在進(jìn)行匹配時要現(xiàn)將電路原理圖和版圖的輸入激勵進(jìn)行

12、屏蔽否則會在匹配過程中產(chǎn)生警告。觀察輸出結(jié)果檢電路原理圖與版圖的匹配程度，輸出結(jié)果如圖2.5所示。圖2.5 Y=A+B(C+D)電路的LVS檢查匹配圖從以上可以看出完全匹配。這里為了匹配時無警告已經(jīng)將輸入激勵和電源屏蔽掉總 結(jié)經(jīng)過多次的修改和調(diào)試，本次設(shè)計經(jīng)過驗證，可以達(dá)到所需的功能，達(dá)到了設(shè)計的要求。 以下是本次試驗的心得：在實驗的開始階段，對所設(shè)計的電路進(jìn)行了波形仿真，發(fā)現(xiàn)波形仿真的結(jié)果有競爭冒險的毛刺，為了去除競爭冒險我將上升下降延時變小、將時鐘周期變大，同時將B信號提前10ns輸入。在進(jìn)行版圖的網(wǎng)表生成時注意網(wǎng)表上標(biāo)注的節(jié)點要使用美式鍵盤輸入否則網(wǎng)表上會出現(xiàn)錯誤的節(jié)點信息。在進(jìn)行原理圖

13、和版圖對比匹配時要注意屏蔽掉輸入的電源和激勵。我覺得我們學(xué)習(xí)不能完全以來波形仿真，否則，出現(xiàn)任何一點小的誤差就會導(dǎo)致整個文件系統(tǒng)的編譯出錯?？傊M集成電路版圖設(shè)計作為前沿學(xué)科，對于我們專業(yè)的學(xué)生來說，學(xué)習(xí)對我們知識面以及運用知識的能力的提高有很大的幫助。相信自己學(xué)習(xí)的腳步不會停止！感謝老師孜孜不倦的教誨。相信在學(xué)習(xí)過程中自己思維能力、學(xué)習(xí)能力、思考方式的提高，定會在以后的學(xué)習(xí)過程中給我?guī)砗艽蟮膸椭?。參考文獻(xiàn)1廖裕平，陸瑞強(qiáng).Tanner pro集成電路設(shè)計與布局實戰(zhàn)指導(dǎo).全華科技圖書股份有限公司印行,2006.2張志剛等著.模擬電路版圖的藝術(shù).科學(xué)出版社,2009.附錄一 電路原理圖網(wǎng)表

14、：* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 2, 2013 at 23:31:28* Waveform probing commands*.probe.include D:tannerTSpice70modelsml2_125.md.options probefilename=D:tannerLIEModule0.dat+ probesdbfile=D:tannerLIELIE.sdb+ probetopmodule=Module0*.param l=0.5u*Vdd Vdd Gnd 5*.tran/op 10n

15、800n method=bdf*.print tran v(A) v(B) v(C) v(D) v(Y)*va A GND PULSE (0 5 400n 0.1n 0.1n 400n 800n)*vb B GND PULSE (0 5 210n 0.1n 0.1n 200n 400n)*vc C GND PULSE (0 5 90n 0.1n 0.1n 100n 200n)*vd D GND PULSE (0 5 50n 0.1n 0.1n 50n 100n)* Main circuit: Module0M1 Y B N3 Gnd NMOS L=2u W=22u AD=66p PD=24u

16、AS=66p PS=24u M2 Gnd D N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N3 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 Y A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 N1 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 N2 C N1 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=

17、66p PS=24uM7 Y B N1 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM8 Y D N2 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0附錄二 版圖網(wǎng)表：* Circuit Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: D:tannerLIElie.tdb* Cell: Cell0Version 1.

18、67* Extract Definition File: .LEdit90SamplesSPRexample1lights.ext* Extract Date and Time: 07/05/2013 - 09:38.include D:tannerTSpice70modelsml2_125.md* Warning: Layers with Unassigned AREA Capacitance.* * * * * * * Warning: Layers with Unassigned FRINGE Capacitance.* * * * * * * * * Warning: Layers w

19、ith Zero Resistance.* * * * * NODE NAME ALIASES* 1 = C (38,-35)* 2 = D (30.5,-35)* 3 = B (22,-34.5)* 4 = A (14,-34.5)* 5 = GND (8.5,-18.5)* 6 = Vdd (9.5,37.5)* 7 = Y (58.5,7.5)*.include D:tannerTSpice70modelsml2_125.md*.options probefilename=D:tannerLIEModule0.dat*+ probesdbfile=D:tannerLIELIE.sdb*+

20、 probetopmodule=Module0*.param l=0.5u*Vdd Vdd Gnd 5*.tran/op 10n 800n method=bdf*.print tran v(A) v(B) v(C) v(D) v(Y)*va A GND PULSE (0 5 400n 0.1n 0.1n 400n 800n)*vb B GND PULSE (0 5 210n 0.1n 0.1n 200n 400n)*vc C GND PULSE (0 5 90n 0.1n 0.1n 100n 200n)*vd D GND PULSE (0 5 50n 0.1n 0.1n 50n 100n)M1 9 C 10 Vdd PMOS L=2u W=6u * M1 DRAIN GAT