數(shù)字電路技術(shù)-課件-第4章-基本數(shù)字電路

1、第4章 基本數(shù)字電路4-1、概述4-2、基本邏輯門電路 4-3、觸發(fā)器4-4、存儲器4-5、可編程邏輯器件閱讀: P186-269作業(yè): P270-274 練習(xí)4-2,4-8,4-10,4-11,4-12 144-1、概述4-1-1、分類4-1-2、性能特性和參數(shù)4-1-3、使用數(shù)字IC的注意事項(xiàng)2按規(guī)模SSI 100 gatesMSI 103 gates LSI 104 gatesVLSI 105 gates4-1雙極型：TTL、ECL、I2L、HTLMOS： PMOS、NMOS、 CMOS、HCMOS按工藝4-1-1、分類按編程能力半定制全定制3按結(jié)構(gòu)一般輸出 集電極或漏極開路輸出三態(tài)輸出

2、4基本門電路觸發(fā)器 組合電路模塊時(shí)序電路模塊存儲器按功能4-1-1、分類41、輸入/輸出邏輯電平 VIH : 邏輯門的高電平輸入門限 VIL: 邏輯門的低電平輸入門限 VOH : 邏輯門的高電平輸出門限 VOL: 邏輯門的低電平輸出門限4-14-1-2、性能特性和參數(shù)類型VOH/VOLVIH/VIL電源頻率集成度功耗TTL2.4/0.42.0/0.854MMHLVTTL2.4/0.42.0/0.83.38MMHCMOS4.4/0.53.6/1.552MLLHCMOS4.4/0.53.6/1.5510MHLHCMOS2.4/0.42.0/0.83.316M11111與或輸入緩沖輸出緩沖53與陣列

3、不可編程、或陣列可編程如PROMW0W1W2W3D3D2D1D0A1A0&11111例4-5-154與陣列可編程、或陣列不可編程如PAL、GAL和HDPLDW0W1W2W3D3D2D1D0A1A0&11111例4-5-2例4-5-355與陣列、或陣列都可編程如PLAW0W1W2W3D3D2D1D0A1A0&11111例4-5-456與陣列、或陣列都不可編程W0W1W2W3D3D2D1D0A1A0&11111ROMD3D2D1D0A1A0A1A0AND OR574-54-5-2、基本結(jié)構(gòu)1、組合邏輯的電路結(jié)構(gòu) (2) LUT 查找表 (SRAM)ABCDEFGQXQY組合邏輯 7 個(gè)輸入，其中5

4、個(gè)來自外部，2個(gè)來自內(nèi)部邏輯塊的觸發(fā)器 2個(gè)輸出 25存儲單元 多種組合邏輯選項(xiàng)58LUT的使用1、兩個(gè)獨(dú)立的4變量邏輯函數(shù)例4-5-659LUT的使用2、一個(gè)5變量的邏輯函數(shù) 60LUT的使用3、6變量或7變量的邏輯函數(shù) 614-54-5-2、基本結(jié)構(gòu)2、時(shí)序邏輯的電路結(jié)構(gòu)輸入1S0選擇S1SLU置位時(shí)鐘復(fù)位DCQQSR宏單元LMC 反饋選擇輸出選擇(1) 同步可編程例4-5-7624-54-5-2、基本結(jié)構(gòu)2、時(shí)序邏輯的電路結(jié)構(gòu)(2) 異步可編程輸入1S0選擇DCQQSRS1SLU宏單元LMC63LMC配置1. S1 S0=00輸入選擇LU1輸入選擇LU12. S1 S0=01置位時(shí)鐘復(fù)位

5、DCQQSR選擇LU輸入1置位時(shí)鐘復(fù)位DCQQSR選擇LU輸入13. S1 S0=104. S1 S0=11組合類型時(shí)序類型例4-5-8644-54-5-2、基本結(jié)構(gòu)3、I/O結(jié)構(gòu)I/O引腳輸出控制輸出輸入輸出三態(tài)緩沖器輸入緩沖器654-54-5-3、CPLD的基本結(jié)構(gòu)1、PLD的分類按電路結(jié)構(gòu)分 PROM-與陣列、或陣列都可編程 PLA-與陣列、或陣列都可編程 PAL -與陣列可編程、或陣列不可編程 GAL -與陣列可編程、或陣列不可編程 CPLD -與陣列可編程、或陣列不可編程 FPGA -LUT, CLB(可配置邏輯塊 ) 2、CPLD的特點(diǎn) 輸入數(shù)不確定 延遲時(shí)間難以控制 由小PLD組

6、成 小PLD之間由互連矩陣連接 664-54-5-3、CPLD的基本結(jié)構(gòu)3、基本結(jié)構(gòu)的改進(jìn) (1) 與陣列、或陣列的改進(jìn)輸入LULMCnS1LU1S0LMC n-1輸入LMC n+1 (2) LMC的改進(jìn) 增加LMC中觸發(fā)器的數(shù)量 觸發(fā)器的結(jié)構(gòu)可控 674-54-5-3、CPLD的基本結(jié)構(gòu)4、全局和局部互連結(jié)構(gòu)全局總線局部PLD模塊68Altera MAX PLD示例69Lattic ISP PLD示例Output Routing Pool (ORP)Output Rooting Pool (ORP)H3H2H1H0G3G2G1G0A0A1A2A3B0B1B2B3F3F2F1F0E3E2E1E

7、0C1C2C3C0D0D1D2D3全局布線區(qū)(GRP)Input BusInput BusORPORPORPORPInputBusInputBusInputBusInpusBusOutput Routing Pool (ORP)Output Routing Pool (ORP)Input BusInput BusCLK0CLK1CLK2IOCLK0IOCLK1ISP&BoundaryScanTAPI/O引腳測試引腳輸出布線區(qū)(ORP)邏輯塊ISP & BST時(shí)鐘分配輸入總線時(shí)鐘704-54-5-4、FPGA的基本結(jié)構(gòu)1、Altera FLEXAltera FLEX 8000714-54-5-4

8、、FPGA的基本結(jié)構(gòu)2、Xilinx XCXilinx XC 3000可配置邏輯塊可編程開關(guān)矩陣可編程互連724-54-5-4、FPGA的基本結(jié)構(gòu)2、Xilinx XCCLB734-54-5-4、FPGA的基本結(jié)構(gòu)2、Xilinx XCPSM長線PSMPSMCLBCLBCLBCLBCLBCLBCLBPSMPSMCLBCLBCLBCLB雙長線單線PSM74總線A1E1A2E2A3E3例4-2-1: 3態(tài)門的應(yīng)用756QQCD12345&0C0011保持Q1111001111101 0011 0110111輸入110001保持保持11保持 Q=1保持 Q=0清除預(yù)置? 邊沿觸發(fā)D觸發(fā)器的工作原理示

9、例76例4-4-1: RAMA0A1An-1地址譯碼器W0W1W2n-1存儲陣列R/W電路R/WCSD0D1Di字線WL位線BL77輸出緩沖存儲陣列例4-4-2: ROMD3D2D1D0BLEN1EN1CSVDDEN1EN1W0W1W2W3WLVDDW0W1W2W3B0B1B2B3111178 存儲容量為44的PROM需要多少條地址線？例4-4-3: DecoderA1A0W0W1W2W3001000010100100010110001W0W1W2W3&A1A011W0W1W2W3A1A0VCC112條地址線79例4-4-4: 譯碼器與ROMWLBL地址譯碼器存儲陣列輸出緩沖EN1EN1EN1

10、D3W0W1W2W3D2D1D0A1A0CS11&EN1111180例4-4-5: 譯碼器與 PROM用84的PROM實(shí)現(xiàn)邏輯函數(shù) W0 W1 W2 W3 & & & & B C B0 B1 1 A W4 W5 W6 W7 & & & & F 1 1 1 1 1 1 B2 B3 81 用EPROM器件2716實(shí)現(xiàn)一個(gè)存儲容量為204816的存儲器。例4-4-6:譯碼器與 PROM1、EPROM 2716的引腳圖A0A1A10地址譯碼器P0P1P2047輸出緩沖器20488存儲陣列D0D1D7822、設(shè)計(jì)電路例4-4-6:譯碼器與 PROM 用EPROM器件2716實(shí)現(xiàn)一個(gè)存儲容量為204816

11、的存儲器。83 確定下列PROM器件所實(shí)現(xiàn)電路的邏輯功能。例4-5-1: 與或陣列結(jié)構(gòu)W0W1W2W3D3D2D1D0A1A0&11111可變固定84例4-5-2: 與或陣列結(jié)構(gòu)W0W1W2W3D3D2D1D0A1A0&11111 確定邏輯函數(shù)。固定可變85例4-5-3: 與或陣列結(jié)構(gòu)其他輸入或反饋輸出控制信號&1&11IiLU到輸出緩沖器或其他單元電路輸出反饋 PAL/GAL/CPLD器件中LU的結(jié)構(gòu)。其他輸入86 確定邏輯函數(shù)。例4-5-4: 與或陣列結(jié)構(gòu)W0W1W2W3D3D2D1D0A1A0&11111可變可變87例4-5-5: 與或陣列結(jié)構(gòu)用PLA器件實(shí)現(xiàn)邏輯函數(shù)W7FAB1CW0W1&W2&W3W4&W5&W6&FAB1CW0W1&W2&W3W4&W5&W6&W7&88例4-5-6: LUT結(jié)構(gòu)一個(gè)具有并行使能的模8計(jì)數(shù)器。89GAL22V10器件的常見LMC結(jié)構(gòu)例4-5-7: LMC結(jié)構(gòu)S0DCQQSRS11ENS置位時(shí)鐘復(fù)位1&其他輸入或反饋輸入同步可編程90使用GAL22V10器件實(shí)現(xiàn)一個(gè)十進(jìn)制異步計(jì)數(shù)器。例4-5-8: LMC結(jié)構(gòu)1. 填寫狀態(tài)轉(zhuǎn)移表CPQ3nQ2nQ1nQ0nQ3n+1Q2n+1Q1n+1Q0n+1000000001100010010200