1位二進(jìn)制全加器的VHDL設(shè)計(jì)

1、1位二進(jìn)制全加器的VHDL設(shè)計(jì)EDA技術(shù)實(shí)用教程 1位二進(jìn)制全加器的VHDL設(shè)計(jì) 圖4-10 半加器h_adder電路圖 圖4-11 全加器f_adder電路圖 1位二進(jìn)制全加器的VHDL設(shè)計(jì) 1.1 半加器描述和CASE語(yǔ)句 表4-1 半加器h_adder邏輯功能真值表absoco0000011010101101 1位二進(jìn)制全加器的VHDL設(shè)計(jì) 1.1 半加器描述和CASE語(yǔ)句 1. CASE語(yǔ)句 CASE ISWhen = ; . ; ；When = ; . ; ；.END CASE ； 1位二進(jìn)制全加器的VHDL設(shè)計(jì) 1.1 半加器描述和CASE語(yǔ)句 2. 標(biāo)準(zhǔn)邏輯矢量數(shù)據(jù)類型STD_L

2、OGIC_VECTOR 在使用STD_LOGIC_VECTOR中，必須注明其數(shù)組寬度，即位寬，如： B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4) B = 01100010 ; - B(7)為 0 B(4 DOWNTO 1) = 1101 ; - B(4)為 1 B(7 DOWNTO 4) = A ; - B(6)等于 A(2) 1位二進(jìn)制全加器的VHDL設(shè)計(jì) 1.1 半加器描述和CASE語(yǔ)句 3. 并置操作符 以下是一些并置操作示例：SIGNAL a : STD_LOGIC_VECTOR

3、(3 DOWNTO 0) ;SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ;.a = 10d(1)1 ; - 元素與元素并置，并置后的數(shù)組長(zhǎng)度為4.IF a d = 101011 THEN .- 在IF條件句中可以使用并置符 3. 并置操作符 【例4-18】 LIBRARY IEEE ; -或門(mén)邏輯描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF o

4、r2a IS BEGIN c = a OR b ; END ARCHITECTURE one; 3. 并置操作符 【例4-19】LIBRARY IEEE; -半加器描述(1)USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF adder is BEGIN so = NOT(a XOR (NOT b) ; co = a AND b ; END ARCHITECTURE fh

5、1; 【例4-20】LIBRARY IEEE; -半加器描述(2)USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ;BEGIN abc so=0; co so=1; co so=1; co so=0; co NULL ; END CASE; END PROCESS

6、; END ARCHITECTURE fh1 ; 【例4-21】. -半加器描述(3) SIGNAL abc,cso : STD_LOGIC_VECTOR(1 DOWNTO 0 ); BEGIN abc = a & b ; co = cso(1) ; so cso cso cso csoain，b=bin，co=d，so=e); u2 : h_adder PORT MAP(a=e， b=cin， co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout); END ARCHITECTURE fd1; 1位二進(jìn)制全加器的VHDL設(shè)計(jì) 1.2 全加器描述和

7、例化語(yǔ)句 COMPONENT 元件名 IS PORT (端口名表) ；END COMPONENT 文件名 ； COMPONENT h_adder PORT ( c，d : IN STD_LOGIC; e，f : OUT STD_LOGIC); 例化名 : 元件名 PORT MAP( 端口名 = 連接端口名,.); 1位二進(jìn)制全加器的VHDL設(shè)計(jì) 1.3 VHDL設(shè)計(jì)基本概念和語(yǔ)言現(xiàn)象小節(jié) VHDL庫(kù)： LIBRARY語(yǔ)句打開(kāi)VHDL庫(kù)：IEEE庫(kù)、標(biāo)準(zhǔn)庫(kù)STD、工作庫(kù)WORK . . . 程序包： USE語(yǔ)句聲明使用程序包：STD_LOGIC_1164程序包、STANDARD標(biāo)準(zhǔn)包 1位二進(jìn)制

8、全加器的VHDL設(shè)計(jì) 1.3 VHDL設(shè)計(jì)基本概念和語(yǔ)言現(xiàn)象小節(jié) 數(shù)據(jù)類型： 標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型Std_logic,定義值有9種：0、1、Z、X. 數(shù)據(jù)對(duì)象： 信號(hào)：SIGNAL，變量：VERIABLE，常數(shù)：CONSTANT 信號(hào)屬性： 信號(hào)屬性函數(shù)EVENT、LAST_VALUE。 1位二進(jìn)制全加器的VHDL設(shè)計(jì) 1.3 VHDL設(shè)計(jì)基本概念和語(yǔ)言現(xiàn)象小節(jié) 時(shí)鐘檢測(cè)： 時(shí)鐘檢測(cè)上升沿檢測(cè)表式：CLKEVENT AND CLK=1、RISING_EDGE()。 時(shí)序電路： 不完整條件語(yǔ)句產(chǎn)生時(shí)序電路：IF THEN END IF，IF THEN ELSIF THEN END IF 1位二進(jìn)制全加器的VHDL設(shè)計(jì) 1.3 VHDL設(shè)計(jì)基本概念和語(yǔ)言現(xiàn)象小節(jié) 異步時(shí)序： 好的異步時(shí)序應(yīng)該用多個(gè)時(shí)鐘進(jìn)程實(shí)現(xiàn)。 真值表表達(dá)： 表達(dá)方法之一是用CASE_WHEN語(yǔ)句，但要注意OTHERS的應(yīng)用。 標(biāo)準(zhǔn)邏輯矢量： STD_LOGIC_VECTOR類型可用于定義總線或數(shù)組的數(shù)據(jù)類型。