基于CPLD數(shù)字鐘設(shè)計

1、.PAGE 1 . . . word. 目錄一、設(shè)計要求1二、設(shè)計原理12.1 電源電路12.2 振蕩電路與分頻電路12.3 顯示電路22.4 CPLD電路原圖2三、設(shè)計思路及步驟3四、設(shè)計框圖3五、數(shù)字鐘的實現(xiàn)35.1 數(shù)碼管及小數(shù)點顯示控制電路45.2校時電路65.3 計數(shù)電路85.4 多路選擇器9六、總結(jié)體會.10七、辭.11參考文獻.11基于CPLD數(shù)字鐘設(shè)計一設(shè)計要求1數(shù)碼動態(tài)顯示時、分和秒；3可以分別對時、分、秒單獨進展手動校時； 4時與分之間的小數(shù)點常亮；5分與秒之間的小數(shù)點以1Hz頻率閃爍；6. 校對時間時對應顯示位以2Hz頻率閃爍.二、設(shè)計原理2.1 電源電路當重新接通電源或

2、計數(shù)過程出現(xiàn)誤差時都需要對時間進展校正.通常,校正時間的方法是:首先截斷正常的計數(shù)通路,然后再進展人工觸發(fā)計數(shù)或?qū)㈩l率較高的方波信號加到需要校正的計數(shù)單元的輸入端,校正完成后,再轉(zhuǎn)入正常計時狀態(tài)即可.2.2 振蕩電路與分頻電路晶體振蕩器給數(shù)字鐘提供一個頻率穩(wěn)定準確的32768Hz的方波信號,可保證數(shù)字鐘的走時準確及穩(wěn)定.分頻電路采用T觸發(fā)器對其分頻，每經(jīng)過一個T觸發(fā)器對其二分頻，所以各點的分頻倍數(shù)分別為：QD: 24 QE: 25 QF: 26 QG: 27 QH: 28 QI: 29 QJ: 210 QL: 212 QM: 213 QN: 214此處采用的是32768Hz的晶振，故分頻之后Q

3、F:512Hz、QI:64Hz、QN:2Hz。電路原理圖如右圖所示：2.3 顯示電路計數(shù)器實現(xiàn)了對時間的累計以8421BCD碼形式輸出,選用顯示譯碼電路將計數(shù)器的輸出數(shù)碼轉(zhuǎn)換為數(shù)碼顯示器件所需要的輸出邏輯和一定的電流.數(shù)碼管是共陰數(shù)碼顯示管，當其控制端為“0時，數(shù)碼顯示管顯示。顯示模塊輸入時鐘頻率為512Hz，顯示刷新頻率約為85Hz。2.4 CPLD電路原理圖此原理圖的MODE和ADD分別控制校正位和其校正位進展加一校正。MODE共有七個狀態(tài)分別對應六個數(shù)碼管的校正和正常計數(shù)。三、設(shè)計思路及步驟1 按原理圖和元件插件圖完成電路的焊接；2 擬定數(shù)字鐘的組成框圖，劃分模塊；3 對各單元模塊電路進

4、展設(shè)計與波形仿真；4 總體電路設(shè)計與仿真；5 程序下載與調(diào)試。四、設(shè)計框圖頻率信號輸入分頻微秒模塊秒模塊分模塊時模塊置數(shù)位選顯示模塊進位進位進位高低電平五、數(shù)字鐘的實現(xiàn)綜合電路模塊如以下圖所示：5.1 數(shù)碼管及小數(shù)點顯示控制電路5.1.1利用7493連成一個6進制計數(shù)器，進展波形仿真，準確無誤后創(chuàng)立符號count6。按如下電路圖連成一個三八譯碼器，進展仿真，正確之后也創(chuàng)立為符號decoder3to8。5.1.3.按如下電路圖作圖實現(xiàn)數(shù)碼管及小數(shù)點顯示控制電路。DOT工作原理：以512Hz的頻率作為時鐘脈沖，用六進制計數(shù)器為三八譯碼器提供六個不同狀態(tài)，每個數(shù)碼管的顯示頻率約為85Hz,觀測到的結(jié)

5、果為：數(shù)碼管常亮。此電路的巧妙之處在于小數(shù)點的顯示是用一個或門，通過1Hz頻率來控制第三個數(shù)碼管的小數(shù)點顯示，再通過一個與非門來控制第五個數(shù)碼管的小數(shù)點顯示。第五個數(shù)碼管的小數(shù)點在整個脈沖階段顯示，而第三個數(shù)碼管的小數(shù)點只有在低電平時顯示，故觀察到結(jié)果是第五個數(shù)碼管常亮，而第三個數(shù)碼管的小數(shù)點以1Hz的頻率閃爍。此處引出的Q2.0的作用是為了與校時信號作比較，來控制校時位的消隱。仿真結(jié)果如下所示：5.2校時電路5.2.1.首先利用7493連成一個7進制計數(shù)器，進展波形仿真，準確無誤后創(chuàng)立符號count7；.利用兩個D觸發(fā)器連成一個二位移位存放器，用64Hz頻率對key進展采樣，依次存放在二位移

6、位存放器中，假設(shè)前后一致則結(jié)果為這個值，假設(shè)前后不一致則保持原結(jié)果。功能如下表所示：第一D觸發(fā)器第二D觸發(fā)器結(jié) 果0000/11/0保持111.巧妙利用RS觸發(fā)器功能：再加上一個與門和或非門對其信號進展處理，使其出現(xiàn)R、S信號。電路如以下圖所示：進展波形仿真，波形圖如下：準確無誤后創(chuàng)立符號keypulsegen。.按如下電路圖連成校時電路。count7為三八譯碼器提供七個狀態(tài)，分別控制六位數(shù)碼顯示和使能端。具體電路如以下圖所示：當三八譯碼器*一位輸出為0，則此位所連的與非門開通，此時的add就校正此位。其仿真圖形如下：5.3 計數(shù)電路5.3.1.利用7493連成一個3進制計數(shù)器，進展仿真，準確

7、無誤后創(chuàng)立符號count2；5.3.2.利用7493連成一個10進制計數(shù)器，進展仿真，準確無誤后創(chuàng)立符號count10。5.3.3.調(diào)用count101、count6、count2和count10按以下圖連成時、分、秒、計數(shù)電路。進展編譯，仿真正確之后創(chuàng)立為符號count。5.4 多路選擇器注：此處為了優(yōu)化電路，可將六位計數(shù)器和三八譯碼器省略，與數(shù)碼顯示電路共用一組。其仿真圖形如下：比較器六、總結(jié)與體會在這次的數(shù)字鐘設(shè)計過程中，我進一步鍛煉了自己的焊接技術(shù)，學會識別及檢驗電子元器件，以及進展根本的數(shù)字鐘功能設(shè)計，了解了CPLD/FPGA的一般構(gòu)造及開發(fā)步驟，熟悉了用FPGA器件取代傳統(tǒng)的中規(guī)模

8、集成器件實現(xiàn)數(shù)字電路與系統(tǒng)的方法，對作圖、VerilogHDL語言編程使用也有了初步的了解。我更進一步地熟悉了芯片的構(gòu)造及掌握了各芯片的工作原理和其具體的使用方法。此次設(shè)計中，發(fā)現(xiàn)了很多日后要注意的地方和錯誤，例如：在連接二進制、十進制、二十四進制的進位及八進制的接法中，要求熟悉邏輯電路及其芯片各引腳的功能，在電路出錯時便能準確地找出錯誤所在并及時糾正了。在設(shè)計電路中，往往是先仿真后連接實物圖，但有時候仿真和電路連接并不是完全一致的，例如仿真的連接示意圖中，往往沒有接高電平的腳以及接低電平的腳，因此在實際的電路連接中往往容易遺漏，因此仿真圖和電路連接圖還是有一定距離的。通過這次的設(shè)計實驗更進一

9、步地增強了實驗的動手能力。還有最后綜合時，EDA線路圖占用空間太大，出現(xiàn)問題，必須先進展系統(tǒng)優(yōu)化，得到最優(yōu)方案，然后才能下載到芯片中。在教師的指導和幫助下，經(jīng)過自己的反復修改和嘗試，問題都順利地得到了解決。在這個過程中，我提高了自己的實際動手操作能力，培養(yǎng)了治學嚴謹?shù)膽B(tài)度，激發(fā)了我學習此專業(yè)課程的興趣，而且讓我們深刻的體驗到理論知識與實踐經(jīng)歷的密切聯(lián)系，要成為一個高技術(shù)人才，必須理論與實踐兩手都要硬。在設(shè)計時，對不同方案的構(gòu)思、分析、比較到最后的方案確定，這些工作，可以增強了我們分析、解決問題的能力，培養(yǎng)我們的創(chuàng)新意識。七、辭這次的數(shù)字鐘設(shè)計對我來說是一次深刻的實習經(jīng)歷，對我們以后的學習及工作都是很有益處