一般有限狀態(tài)機(jī)的設(shè)計(jì)

1、一般有限狀態(tài)機(jī)的設(shè)計(jì)EDA技術(shù)實(shí)用教程 一般有限狀態(tài)機(jī)的設(shè)計(jì)1.1 用戶自定義數(shù)據(jù)類型定義語(yǔ)句TYPE語(yǔ)句用法如下：TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 OF 基本數(shù)據(jù)類型 ;或TYPE 數(shù)據(jù)類型名 IS 數(shù)據(jù)類型定義 ;以下列出了兩種不同的定義方式：TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ;TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ; 一般有限狀態(tài)機(jī)的設(shè)計(jì)1.1 用戶自定義數(shù)據(jù)類型定義語(yǔ)句TYPE m_state IS ( st0，st1，st2，st3，st4，st5 ) ; SIGNAL pre

2、sent_state，next_state : m_state ;布爾數(shù)據(jù)類型的定義語(yǔ)句是： TYPE BOOLEAN IS （FALSE，TRUE） ；TYPE my_logic IS ( 1 ，Z ，U ，0 ) ; SIGNAL s1 : my_logic ; s1 = Z ; 一般有限狀態(tài)機(jī)的設(shè)計(jì)1.1 用戶自定義數(shù)據(jù)類型定義語(yǔ)句子類型SUBTYPE的語(yǔ)句格式如下：SUBTYPE 子類型名 IS 基本數(shù)據(jù)類型 RANGE 約束范圍; SUBTYPE digits IS INTEGER RANGE 0 to 9 ;1.2 為什么要使用狀態(tài)機(jī) 一般有限狀態(tài)機(jī)的設(shè)計(jì) 有限狀態(tài)機(jī)克服了純硬件數(shù)

3、字系統(tǒng)順序方式控制不靈活的缺點(diǎn)。 狀態(tài)機(jī)的結(jié)構(gòu)模式相對(duì)簡(jiǎn)單。 狀態(tài)機(jī)容易構(gòu)成性能良好的同步時(shí)序邏輯模塊。 狀態(tài)機(jī)的VHDL表述豐富多樣。 在高速運(yùn)算和控制方面，狀態(tài)機(jī)更有其巨大的優(yōu)勢(shì)。 就可靠性而言，狀態(tài)機(jī)的優(yōu)勢(shì)也是十分明顯的。1.3 一般有限狀態(tài)機(jī)的設(shè)計(jì) 一般有限狀態(tài)機(jī)的設(shè)計(jì)1. 說(shuō)明部分ARCHITECTURE .IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; . 1.3 一般有限狀態(tài)機(jī)的設(shè)計(jì) 一般有限狀態(tài)機(jī)的設(shè)計(jì)2. 主控時(shí)序進(jìn)程圖7-1 一般狀態(tài)機(jī)結(jié)構(gòu)框圖工作示意圖3. 主控組合進(jìn)程1

4、.3 一般有限狀態(tài)機(jī)的設(shè)計(jì) 控組合進(jìn)程的任務(wù)是根據(jù)外部輸入的控制信號(hào)（包括來(lái)自狀態(tài)機(jī)外部的信號(hào)和來(lái)自狀態(tài)機(jī)內(nèi)部其它非主控的組合或時(shí)序進(jìn)程的信號(hào)），或（和）當(dāng)前狀態(tài)的狀態(tài)值確定下一狀態(tài)（next_state）的取向，即next_state的取值內(nèi)容，以及確定對(duì)外輸出或?qū)?nèi)部其它組合或時(shí)序進(jìn)程輸出控制信號(hào)的內(nèi)容。 一般有限狀態(tài)機(jī)的設(shè)計(jì)4. 輔助進(jìn)程【例7-1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s_machine IS PORT ( clk,reset : IN STD_LOGIC; state_inputs : IN STD_LOGIC

5、_VECTOR (0 TO 1); comb_outputs : OUT INTEGER RANGE 0 TO 15 );END s_machine;ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS (s0, s1, s2, s3); SIGNAL current_state, next_state: FSM_ST;BEGIN REG: PROCESS (reset,clk) BEGIN IF reset = 1 THEN current_state = s0; ELSIF clk=1 AND clkEVENT THEN current_stat

6、e comb_outputs= 5; IF state_inputs = 00 THEN next_state=s0; ELSE next_state comb_outputs= 8; IF state_inputs = 00 THEN next_state=s1; ELSE next_state comb_outputs= 12; IF state_inputs = 11 THEN next_state = s0; ELSE next_state comb_outputs = 14; IF state_inputs = 11 THEN next_state = s3; ELSE next_state = s0; END IF; END c