電子設(shè)計(jì)自動(dòng)化chapter09課件

1、電子設(shè)計(jì)電子設(shè)計(jì)自動(dòng)化自動(dòng)化EDA Electronic Design Automation第 9 章 Max+plus II 基本操作 9.1 Max+plus II 概述 9.2 VHDL硬件描述語(yǔ)言設(shè)計(jì)輸入方法 9.3 原理圖邏輯設(shè)計(jì)輸入方法 9.4 波形設(shè)計(jì)輸入方法 9.5 層次設(shè)計(jì)輸入方法版權(quán)所有 侵權(quán)必究9.1 Max+plus II 概述 支持 Altera 公司的多種可編程邏輯器件。 提供了一套完整的可編程邏輯器件集成化設(shè)計(jì)環(huán)境，可以在其功能強(qiáng)大而易于使用的界面下，完成整個(gè)數(shù)字系統(tǒng)設(shè)計(jì)流程。 設(shè)計(jì)輸入工具有硬件描述語(yǔ)言、電路原理圖、波形圖等。 可與其他工業(yè)標(biāo)準(zhǔn)的設(shè)計(jì)輸入、綜合、

2、校驗(yàn)工具等鏈接。 MAX+plus II 是 Altera 公司開(kāi)發(fā)的可編程邏輯器件設(shè)計(jì)開(kāi)發(fā)工具軟件。MAX+plus II 軟件主要特點(diǎn)：9.1 Max+plus II 概述 邏輯設(shè)計(jì)輸入。MAX+plus II 軟件提供了硬件描述語(yǔ)言、電路原理圖、波形圖等多種邏輯輸入方式，對(duì)較復(fù)雜的邏輯設(shè)計(jì)，還可考慮采用層次化設(shè)計(jì)。 設(shè)計(jì)綜合。利用編譯器，可對(duì)邏輯設(shè)計(jì)輸入進(jìn)行設(shè)計(jì)規(guī)范檢查、編譯網(wǎng)表提取、數(shù)據(jù)庫(kù)建立、邏輯綜合、邏輯適配、定時(shí)模擬網(wǎng)表文件的提取、裝配等設(shè)計(jì)處理。 設(shè)計(jì)檢驗(yàn)。以波形的方式仿真分析設(shè)計(jì)輸出信號(hào)是否符合設(shè)計(jì)題目要求。 器件編程。利用 MAX+plus II 編譯器生成的編程文件，通過(guò)

3、編程器對(duì) Altera 可編程器件進(jìn)行下載編程。使用 MAX+plus II 軟件進(jìn)行邏輯設(shè)計(jì)主要有以下四步：9.2 VHDL硬件描述語(yǔ)言設(shè)計(jì)輸入方法 下面我們通過(guò)一個(gè)帶異步清零十進(jìn)制計(jì)數(shù)器設(shè)計(jì)示例，說(shuō)明 VHDL 硬件描述語(yǔ)言設(shè)計(jì)輸入方法。 9.2.1 建立設(shè)計(jì)項(xiàng)目 9.2.2 建立VHDL邏輯輸入源文件 9.2.3 編譯器選項(xiàng)設(shè)置 9.2.4 設(shè)計(jì)編譯 9.2.5 邏輯功能仿真分析 9.2.6 定時(shí)分析 9.2.7 器件編程版權(quán)所有 侵權(quán)必究9.2.1 建立設(shè)計(jì)項(xiàng)目啟動(dòng) Max+plus II，打開(kāi) Max+plus II 項(xiàng)目管理器窗口。 單擊 File=Project=Name 子命令

4、，在【 Project Name 】對(duì)話(huà)框中，選擇要建立設(shè)計(jì)項(xiàng)目的路徑，輸入設(shè)計(jì)項(xiàng)目名，然后按 “OK” 按鈕。建立設(shè)計(jì)項(xiàng)目主要操作步驟：設(shè)計(jì)項(xiàng)目的路徑設(shè)計(jì)項(xiàng)目名 在文本編輯器中，輸入帶異步清零十進(jìn)制計(jì)數(shù)器VHDL邏輯設(shè)計(jì)源文件。注意 VHDL 源文件名必須與實(shí)體名一致。 在 Text Editor 窗口，單擊 File=Save 子命令，在 File Name 選項(xiàng)中輸入 VHDL 源文件名。注意后綴名一定改為改為 “.vhd”。9.2.2 建立VHDL邏輯輸入源文件 在 Max+plus II 項(xiàng)目管理器窗口，單擊 File=New 子命令，打開(kāi)【 New 】對(duì)話(huà)框。 選擇 “Text E

5、ditor file” 選項(xiàng)，然后打開(kāi) Text Editor 窗口。 在 Max+plus II 項(xiàng)目管理器窗口，單擊 File=Project=Save & Check 子命令，在文件保存的同時(shí)，開(kāi)始檢查VHDL源文件的語(yǔ)法。 語(yǔ)法檢查結(jié)束，將彈出信息框。如果無(wú)語(yǔ)法錯(cuò)誤，則指示編譯成功，否則出現(xiàn) MessagesCompile 窗口，指示錯(cuò)誤或警告信息。9.2.3 編譯器選項(xiàng)設(shè)置 在 Max+plus II 編譯器窗口，根據(jù)設(shè)計(jì)需要，可設(shè)置以下編譯器選項(xiàng)： 指定器件 設(shè)置保護(hù)位 激活Design Doctor工具9.2.3指 定 器 件1 單擊 Assign=Device子命令，打開(kāi)【De

6、vice】對(duì)話(huà)框。 Max+plus II 軟件支持 Altera 公司的 Max7000、Max9000、FLEX6000、FLEX8000 和 FLEX 10K 等多系列可編程邏輯器件，門(mén)數(shù)為 600 250 000 門(mén)。指定器件操作步驟：2 在【 Device 】對(duì)話(huà)框中，選擇所需器件系列及器件型號(hào)，然后單擊 “OK” 按鈕，退出該對(duì)話(huà)框。 選擇器件系列 選擇器件型號(hào)9.2.3設(shè) 置 保 護(hù) 位1 單擊 Assign=Global Project Device Options 子命令，打開(kāi)【 Global Project Device Options 】對(duì)話(huà)框。 Altera 公司可編程

7、邏輯器件設(shè)有保護(hù)位。當(dāng)我們?cè)O(shè)置了保護(hù)位操作后，該器件將不能被重新編程，以防止他人非法取得器件內(nèi)部編程信息。設(shè)置保護(hù)位操作步驟：2 在【 Global Project Device Options 】對(duì)話(huà)框中，激活“Security Bit” 選項(xiàng)，然后單擊 “OK” 按鈕。 設(shè)置保護(hù)位9.2.3激活Design Doctor工具1 單擊 Processing = Design Doctor 子命令，當(dāng)確認(rèn)標(biāo)記出現(xiàn)在該命令的左邊，則 Design Doctor 工具被激活。 利用 Design Doctor 工具，可檢查設(shè)計(jì)項(xiàng)目中所有設(shè)計(jì)文件，以便發(fā)現(xiàn)可編程邏輯器件中可能存在的不可靠邏輯。激活

8、Design Doctor 工具操作步驟：2 單擊 Processing=Design Doctor Settings 子命令，選擇設(shè)計(jì)規(guī)則。激活 Design Doctor 工具如已選擇MAX7000系列器件，則應(yīng)選擇 EPLD Rules 選項(xiàng)。9.2.4 設(shè)計(jì)編譯設(shè)計(jì)編譯操作步驟： 在編譯窗口中，單擊“開(kāi)始”按鈕，開(kāi)始對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行編譯處理。 在設(shè)計(jì)編譯過(guò)程中，如果有錯(cuò)誤發(fā)生，選中該錯(cuò)誤信息，然后按 “Locate” 按鈕，就會(huì)找到該錯(cuò)誤在設(shè)計(jì)文件中的位置。 編譯結(jié)束后，編譯器將會(huì)自動(dòng)產(chǎn)生相應(yīng)的輸出文件。雙擊文件圖標(biāo)，可以打開(kāi)輸出文件瀏覽。編譯網(wǎng)表提取數(shù)據(jù)庫(kù)建立邏輯綜合邏輯適配定時(shí)模擬網(wǎng)

9、表文件的提取裝配相應(yīng)的輸出文件9.2.5 邏輯功能仿真分析 當(dāng)一個(gè)設(shè)計(jì)項(xiàng)目編譯完成后，能否實(shí)現(xiàn)設(shè)計(jì)題目所要求的邏輯功能，我們可通過(guò)設(shè)計(jì)仿真分析檢驗(yàn)。邏輯功能仿真分析就是人為輸入適當(dāng)?shù)募?lì)信號(hào)，仿真分析設(shè)計(jì)輸出信號(hào)是否符合設(shè)計(jì)題目要求。 主要操作步驟：創(chuàng)建波形圖文件提取引腳或節(jié)點(diǎn)編輯輸入波形瀏覽邏輯功能仿真波形9.2.5創(chuàng)建波形圖文件1 創(chuàng)建新的波形圖文件。在 Max+plus II 項(xiàng)目管理器窗口，單擊 File=New子命令，然后選擇 “Waveform Editor File”，從下拉列表框中選擇 “.scf” 擴(kuò)展名，并按 “OK” 按鈕。 在進(jìn)行設(shè)計(jì)的功能仿真之前，應(yīng)建立一個(gè)后綴名為

10、.scf 的波形圖文件。創(chuàng)建波形圖文件操作步驟：2 設(shè)置顯示時(shí)間間隔。單擊 Options=Grid Size 子命令，在出現(xiàn)的【 Grid Size 】對(duì)話(huà)框中，輸入顯示時(shí)間間隔值，然后單擊 “OK” 按鈕。3 設(shè)置仿真結(jié)束時(shí)間。單擊 File=End Time 子命令，在出現(xiàn)的【 End Time 】對(duì)話(huà)框中，輸入顯示波形結(jié)束時(shí)間，然后單擊 “OK” 按鈕。9.2.5提取引腳或節(jié)點(diǎn)1 在波形編輯器中，單擊 Node=Enter Nodes from SNF 子命令，彈出【 Enter Nodes from SNF 】對(duì)話(huà)框。提取引腳或節(jié)點(diǎn)操作步驟：2 選中 Type 框中 “Inputs”

11、、“Outputs” 和 “Group” 選項(xiàng)，然后單擊 “List” 按鈕。3 根據(jù)邏輯功能仿真需要，依次選中所需波形顯示的輸入引腳 R、CP 及輸出引腳 CO、Q，其中 Q 是輸出引腳 Q3、Q2、Q1、Q0 的集合，然后單擊 “=” 按鈕。4 單擊 “OK” 按鈕，此時(shí)波形編輯器左邊 Name 欄下將顯示輸入、輸出引腳圖標(biāo)。輸入引腳輸出引腳9.2.5編 輯 輸 入 波 形1 編輯清零信號(hào) R。首先單擊 Name 為 “R” 圖標(biāo)，再單擊窗口左下方編輯工具條 “1” 圖標(biāo)。然后再選中該信號(hào)的0 20 ns時(shí)間段，單擊編輯工具條 “0” 圖標(biāo)。編輯輸入波形操作步驟：2 編輯時(shí)鐘信號(hào) CP。首

12、先單擊 Name 為 “CP” 圖標(biāo)，再單擊窗口左下方編輯工具條 “時(shí)鐘” 圖標(biāo)。在【 Overwrite Clock 】對(duì)話(huà)框中，設(shè)置時(shí)鐘起始電平值為 “1” 。3 單擊 File=Save 子命令，保存已建好的波形文件。9.2.5瀏覽邏輯功能仿真波形1 在 Max+plus II 項(xiàng)目管理器窗口，單擊 Max+plus II = Simulator 子命令。在彈出的仿真器窗口，單擊 “Start” 按鈕，開(kāi)始波形仿真。 當(dāng)上述波形文件建好后，我們就可以瀏覽設(shè)計(jì)項(xiàng)目的輸出波形。瀏覽邏輯功能仿真波形操作步驟：2 仿真結(jié)束，若無(wú)錯(cuò)誤，則顯示零錯(cuò)誤信息框。我們單擊“OK” 按鈕，將出現(xiàn)仿真波形。3

13、 由仿真波形可知，波形顯示為帶異步清零十進(jìn)制計(jì)數(shù)器。9.2.6 定時(shí)分析 Max+plus II 的定時(shí)分析程序提供三種時(shí)間分析模塊：延遲時(shí)間分析、寄存器性能分析和建立-保持時(shí)間分析。 定時(shí)分析主要操作步驟： 1 在項(xiàng)目管理器窗口，單擊 Max+plus II=Timing Analyzer子命令，一般軟件最初默認(rèn)為延遲時(shí)間分析。 2 在 Timing Analyzer 窗口，單擊 “Start” 按鈕，定時(shí)分析器立即開(kāi)始對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行延遲時(shí)間分析。 3 在定時(shí)分析窗口，單擊 Analysis=Registered Performance 子命令，在 Timing Analyzer 窗口，單擊

14、 “Start”按鈕，定時(shí)分析器立即開(kāi)始對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行寄存器性能分析。輸入時(shí)鐘CP到輸出CO、Q0、Q1、Q2和Q3的延遲時(shí)間寄存器正常存儲(chǔ)所需的最小時(shí)鐘周期為10.3ns寄存器正常存儲(chǔ)所需的最高工作頻率為97.08MHz9.2.7 器件編程 要使可編程邏輯器件具有設(shè)計(jì)所要求的邏輯，還必須將上述設(shè)計(jì)通過(guò)的邏輯寫(xiě)入到可編程邏輯器件中，這一過(guò)程成為“器件編程”。 器件編程操作步驟： 1 將編程硬件與計(jì)算機(jī)正確連接。 2 在項(xiàng)目管理器窗口，單擊 Max+plus II=Programmer 子命令。如果選擇為 MAX7000 系列，則 “Program” 有效，如果選擇 FLEX10K 系列，則 “

15、Configure” 有效。單擊 “Program” 或“Configure” 按鈕，則編程數(shù)據(jù)將寫(xiě)入可編程邏輯器件中。9.3 原理圖邏輯設(shè)計(jì)輸入方法 原理圖邏輯設(shè)計(jì)步驟與 VHDL 硬件描述語(yǔ)言邏輯設(shè)計(jì)步驟基本相同，主要不同的是原理圖邏輯設(shè)計(jì)源文件建立方法。 用原理圖邏輯設(shè)計(jì)方法設(shè)計(jì)帶異步清零十二進(jìn)制計(jì)數(shù)器。建立原理圖源文件步驟： 放置元器件符號(hào) 定義輸入和輸出引線(xiàn) 邏輯符號(hào)之間的連接 改變圖紙大小 原理圖保存及基本錯(cuò)誤檢查 建立默認(rèn)邏輯符號(hào) 關(guān)閉文件 創(chuàng)建新原理圖文件9.3創(chuàng)建新原理圖文件1 在Max+plus II 項(xiàng)目管理器窗口，單擊File=New子命令。創(chuàng)建新原理圖文件操作步驟：2

16、 在【 New 】對(duì)話(huà)框中，選擇 Graphic Editor file 選項(xiàng)。3 在 Graphic Editor 窗口，單擊 File=Save 或 Save As 子命令，選擇建立項(xiàng)目的目錄，輸入原理圖文件名。項(xiàng)目的路徑原理圖文件名9.3放 置 元 器 件 符 號(hào)1 在 Graphic Editor 窗口，單擊 Symbol=Enter Symbol 子命令，打開(kāi)【 Enter Symbol 】對(duì)話(huà)框。放置元件符號(hào)操作步驟：2 根據(jù)設(shè)計(jì)題目需要，放置元器件符號(hào)。在Symbol Libraries選項(xiàng)中選擇“Maxplusmax2libmf”模塊庫(kù)，在Symbol Files選項(xiàng)中選擇74

17、161。在Symbol Libraries選項(xiàng)中選擇“Maxplusmax2libprim”模塊庫(kù)，在Symbol Files選項(xiàng)中選擇“nand3”。在【Enter Symbol】對(duì)話(huà)框的Symbol Name文本框中，輸入文本“Vcc”。在【Enter Symbol】對(duì)話(huà)框的Symbol Name文本框中，輸入文本“Gnd”。3 根據(jù)需要，還可調(diào)整元件符號(hào)的位置、旋轉(zhuǎn)等操作。9.3定義輸入和輸出引線(xiàn)1 放置輸入、輸出引線(xiàn)符號(hào)。利用放置元件符號(hào)的方法，在【Enter Symbol】對(duì)話(huà)框的 Symbol Name 文本框中，輸入文本 “input” 或 “output”。定義輸入和輸出引線(xiàn)操

18、作步驟：2 輸入、輸出引線(xiàn)命名。雙擊 “input” 或 “output” 的默認(rèn)名“PIN_NAME”，然后分別鍵入輸入引線(xiàn)名 “CP” 和 “CR”，對(duì)輸出總線(xiàn)應(yīng)輸入總線(xiàn)名 Q3.0。輸入引線(xiàn)符號(hào)輸出引線(xiàn)符號(hào)輸入引線(xiàn)命名輸出引線(xiàn)命名9.3邏輯符號(hào)之間的連接1 連接線(xiàn)型選擇。單擊Options=Line Style子命令，在出現(xiàn)的【Line Style】對(duì)話(huà)框中選擇所需連接線(xiàn)型。邏輯符號(hào)之間的連接操作步驟：2 畫(huà)一般連接線(xiàn)。鼠標(biāo)移動(dòng)到要連接的一個(gè)元件符號(hào)的引腳，當(dāng)鼠標(biāo)指針變?yōu)槭中螘r(shí)，單擊鼠標(biāo)左鍵，然后按住鼠標(biāo)拖至另一元件符號(hào)引腳處，釋放鼠標(biāo)左鍵。3 畫(huà)命名連接線(xiàn)。鼠標(biāo)移動(dòng)到要連接的一個(gè)元件

19、符號(hào)的引腳，當(dāng)鼠標(biāo)指針變?yōu)槭中螘r(shí)，單擊鼠標(biāo)左鍵，然后按住鼠標(biāo)拖至連接線(xiàn)終點(diǎn)處，釋放鼠標(biāo)左鍵。再選中該連接線(xiàn)，在終點(diǎn)處單擊鼠標(biāo)右鍵，在彈出的對(duì)話(huà)框中選擇Enter Node/Bus Name命令，然后輸入引線(xiàn)名。4 畫(huà)總線(xiàn)連接線(xiàn)。單擊 Options=Line Style 子命令，在【 Line Style 】對(duì)話(huà)框中選擇粗實(shí)線(xiàn)類(lèi)型。然后根據(jù)畫(huà)命名連接線(xiàn)方法，即可畫(huà)一條總線(xiàn)。一般連接線(xiàn)命名連接線(xiàn)總線(xiàn)為粗實(shí)線(xiàn)9.3改 變 圖 紙 大 小1 單擊 File=Size 子命令，彈出【 Size 】對(duì)話(huà)框。改變圖紙大小操作步驟：2 在 Orizontal 選項(xiàng)中，根據(jù)需要選擇圖紙方向。3 在 Size

20、 選項(xiàng)中，選擇圖紙大小。選擇圖紙方向選擇圖紙大小9.3原理圖邏輯設(shè)計(jì)輸入方法1 單擊 File=Project=Save & Check 子命令，則文件被保存，同時(shí)將打開(kāi)MAX+plus II編譯器窗口，檢查該文件的設(shè)計(jì)規(guī)范，并給出檢查報(bào)告。2 若無(wú)錯(cuò)誤和警告信息，則選擇“OK”按鈕，關(guān)閉信息對(duì)話(huà)框。3 單擊 Compiler 窗口關(guān)閉按鈕，返回原理圖編輯器窗口。 原理圖保存及基本錯(cuò)誤檢查 建立默認(rèn)邏輯符號(hào) 單擊 File=Creat Default Symbol 子命令，則 MAX+plus II軟件會(huì)自動(dòng)為當(dāng)前設(shè)計(jì)文件創(chuàng)建一個(gè)同名的邏輯符號(hào)。 關(guān)閉文件 單擊 File=Close 子命令或

21、原理圖編輯器左上角 “關(guān)閉” 按鈕，原理圖編輯器窗口及原理圖文件同時(shí)關(guān)閉。9.4 波形設(shè)計(jì)輸入方法 波形設(shè)計(jì)輸入最適合于已完全確定了輸入信號(hào)與輸出信號(hào)之間時(shí)序關(guān)系的電路設(shè)計(jì)，例如控制電路、計(jì)數(shù)器等。 用波形邏輯設(shè)計(jì)方法設(shè)計(jì)帶異步清零六進(jìn)制計(jì)數(shù)器。波形邏輯設(shè)計(jì)源文件建立步驟： 創(chuàng)建輸入、輸出和隱埋節(jié)點(diǎn) 設(shè)置顯示方式 編輯輸入、輸出波形 波形圖文件的保存及基本錯(cuò)誤檢查 建立默認(rèn)邏輯符號(hào) 關(guān)閉文件 創(chuàng)建新波形文件9.4創(chuàng)建新波形文件1 在 Max+plus II 項(xiàng)目管理器窗口，單擊 File=New 子命令，打開(kāi)【 New 】對(duì)話(huà)框。創(chuàng)建新波形文件操作步驟：2 在【 New 】對(duì)話(huà)框中，選擇 Wa

22、veform Editor file和“. wdf”選項(xiàng)，然后單擊 “OK” 按鈕。3 在 Waveform Editor 窗口，單擊 File=Save 或 Save As子命令，在【 Save As 】對(duì)話(huà)框中，選擇建立項(xiàng)目的目錄，輸入波形文件名，然后單擊 “OK” 按鈕。9.4創(chuàng)建輸入、輸出和隱埋節(jié)點(diǎn)1 創(chuàng)建輸入節(jié)點(diǎn) CP。在 Waveform Editor 窗口 Name 下方空白處雙擊鼠標(biāo)左鍵，在【Insert Node】對(duì)話(huà)框中設(shè)置參數(shù)。創(chuàng)建輸入、輸出和隱埋節(jié)點(diǎn)主要操作步驟：節(jié)點(diǎn)名節(jié)點(diǎn)類(lèi)型為輸入引腳默認(rèn)初值為低電平節(jié)點(diǎn)輸入類(lèi)型為由引腳輸入9.4創(chuàng)建輸入、輸出和隱埋節(jié)點(diǎn)創(chuàng)建輸入、輸出

23、和隱埋節(jié)點(diǎn)主要操作步驟：2 創(chuàng)建輸入節(jié)點(diǎn) CR 。在輸入節(jié)點(diǎn) CP 下方空白處雙擊鼠標(biāo)左鍵，在【 Insert Node 】對(duì)話(huà)框中設(shè)置參數(shù)。3 創(chuàng)建隱埋節(jié)點(diǎn) COUNT 。在輸入節(jié)點(diǎn) CR 下方空白處雙擊鼠標(biāo)左鍵，在【 Insert Node 】對(duì)話(huà)框中設(shè)置參數(shù)。4 創(chuàng)建輸出節(jié)點(diǎn) COUT。在隱埋節(jié)點(diǎn) COUNT 下方空白處雙擊鼠標(biāo)左鍵，在【 Insert Node 】對(duì)話(huà)框中設(shè)置參數(shù)。9.4設(shè) 置 顯 示 方 式1 設(shè)置網(wǎng)格尺寸。單擊 Options=Grid Size 子命令，在出現(xiàn)的【 Grid Size 】對(duì)話(huà)框中，輸入顯示時(shí)間間隔值，然后單擊 “OK” 按鈕。設(shè)置顯示方式操作步驟：

24、2 設(shè)置仿真結(jié)束時(shí)間。單擊 File=End Time 子命令，在出現(xiàn)的【 End Time 】對(duì)話(huà)框中，輸入顯示波形結(jié)束時(shí)間，然后單擊 “OK” 按鈕。3 設(shè)置顯示網(wǎng)格。單擊 Options=Show Grid 子命令。9.4編輯輸入、輸出波形1 編輯輸入時(shí)鐘信號(hào) CP。單擊Name為 “CP” 圖標(biāo)，選中該行，再單擊窗口左下方編輯工具條“時(shí)鐘”圖標(biāo)。在【Overwrite Clock 】對(duì)話(huà)框中，設(shè)置時(shí)鐘起始電平值和時(shí)鐘周期。編輯輸入、輸出波形操作步驟：2 編輯輸入異步清零信號(hào) CR。選中該信號(hào)的 0 30 ns 時(shí)間段，單擊編輯工具條 “1” 圖標(biāo)，實(shí)現(xiàn)高有效異步清零信號(hào)輸入。3 編輯隱

25、埋節(jié)點(diǎn) COUNT波形。在COUNT的 Value 處單擊鼠標(biāo)左鍵，然后單擊 Edit=Overwrite= State Name 子命令，在【 Overwrite State Name 】對(duì)話(huà)框中輸入狀態(tài)名 “S0”，再單擊 “OK” 按鈕。其次，選中 60 ns 100 ns時(shí)間段，設(shè)置該段狀態(tài)名為 “S1”。依次可設(shè)置S2、S3、S4、S5、S0、S1。4 編輯輸出節(jié)點(diǎn) COUT。選中隱埋節(jié)點(diǎn) COUNT 在狀態(tài)名為“S5” 時(shí)間段，單擊編輯工具條 “1” 圖標(biāo)，設(shè)置六進(jìn)制計(jì)數(shù)器溢出指示信號(hào)。9.4波 形 設(shè) 計(jì) 輸 入 方 法1 單擊 File=Project=Save & Check

26、 子命令，則文件被保存，同時(shí)將打開(kāi) MAX+plus II 編譯器窗口，檢查該文件的設(shè)計(jì)規(guī)范，并給出檢查報(bào)告。2 若無(wú)錯(cuò)誤和警告信息，則選擇“OK”按鈕，關(guān)閉信息對(duì)話(huà)框。3 單擊 Compiler 窗口關(guān)閉按鈕，返回波形編輯器窗口。 波形圖文件的保存及基本錯(cuò)誤檢查 建立默認(rèn)邏輯符號(hào) 單擊 File=Creat Default Symbol 子命令，則 MAX+plus II軟件會(huì)自動(dòng)為當(dāng)前設(shè)計(jì)文件創(chuàng)建一個(gè)同名的邏輯符號(hào)。 關(guān)閉文件 單擊 File=Close 子命令或原理圖編輯器左上角“關(guān)閉”按鈕，波形編輯器窗口及波形文件同時(shí)關(guān)閉。9.5 層次設(shè)計(jì)輸入方法 當(dāng)設(shè)計(jì)項(xiàng)目比較復(fù)雜時(shí)，我們一般先將其

27、劃分若干個(gè)子模塊，對(duì)各子模塊分別設(shè)計(jì)和調(diào)試，然后再合成一個(gè)完整的設(shè)計(jì)。 9.5.1 混合邏輯設(shè)計(jì)方法 9.5.2 VHDL硬件描述語(yǔ)言邏輯設(shè)計(jì)方法版權(quán)所有 侵權(quán)必究9.5.1 混合邏輯設(shè)計(jì)方法1 利用混合邏輯設(shè)計(jì)方法，設(shè)計(jì)一個(gè)可控計(jì)數(shù)器。要求：（1）當(dāng)模式控制信號(hào) MODE=0 時(shí)，為 12 進(jìn)制 BCD 計(jì)數(shù)器；當(dāng) MODE=1時(shí)，為 24 進(jìn)制 BCD 計(jì)數(shù)器；（2）計(jì)數(shù)器計(jì)數(shù)結(jié)果由兩位 BCD 七段顯示譯碼輸出。 底層模塊 count12 設(shè)計(jì) 底層模塊 count24 設(shè)計(jì) 底層模塊 decode 設(shè)計(jì) 底層模塊 outcon 設(shè)計(jì) 低層模塊 count 設(shè)計(jì) 頂層模塊 top 設(shè)計(jì)

28、設(shè)計(jì)項(xiàng)目的劃分混合邏輯設(shè)計(jì)方法是將一個(gè)較大的設(shè)計(jì)項(xiàng)目劃分為若干個(gè)子模塊，然后利用硬件描述語(yǔ)言、原理圖或波形圖等對(duì)各子模塊分別設(shè)計(jì)，生成功能子模塊，最后用一個(gè)頂層原理圖文件調(diào)用這些功能模塊。設(shè) 計(jì) 項(xiàng) 目 的 劃 分1 確定頂層文件名稱(chēng)及輸入、輸出引腳。設(shè)頂層文件名為T(mén)OP，輸入引腳為CP和MODE，輸出引腳為A1G1和A2 G2。根據(jù)設(shè)計(jì)題目要求，我們按照下面操作步驟進(jìn)行：2 根據(jù)設(shè)計(jì)題目要求，將該設(shè)計(jì)劃分 4 個(gè)模塊。3 確定模塊名稱(chēng)和設(shè)計(jì)輸入方式。4 確定設(shè)計(jì)項(xiàng)目結(jié)構(gòu)。TOP9.5.19.5.1底層模塊count12設(shè)計(jì)1 建立一個(gè)項(xiàng)目文件，即一個(gè)獨(dú)立的子文件夾topcount count

29、12 和項(xiàng)目名稱(chēng) count12.acf。底層模塊count12設(shè)計(jì)主要操作步驟：2 建立波形文件 count12.wdf。3 波形圖文件的保存及基本錯(cuò)誤檢查。4 建立邏輯符號(hào) count12。CP為計(jì)數(shù)器輸入時(shí)鐘C13.10為12進(jìn)制計(jì)數(shù)器個(gè)位計(jì)數(shù)輸出C23.20為12進(jìn)制計(jì)數(shù)器十位計(jì)數(shù)輸出9.5.1底層模塊count24設(shè)計(jì)1 建立一個(gè)項(xiàng)目（Project）文件，即一個(gè)獨(dú)立的子文件夾topcountcount24 和項(xiàng)目名稱(chēng) count24.acf。底層模塊 count24 設(shè)計(jì)主要操作步驟：2 建立 VHDL 源文件 count24.vhd。3 VHDL 源文件的保存及基本錯(cuò)誤檢查。4

30、邏輯功能仿真分析。5 建立邏輯符號(hào) count24。9.5.1底層模塊decode設(shè)計(jì)1 建立一個(gè)項(xiàng)目（Project）文件，即一個(gè)獨(dú)立的子文件夾topcountdecode 和項(xiàng)目名稱(chēng)的 decode.acf。底層模塊 decode 設(shè)計(jì)主要操作步驟：2 建立圖形文件 decode.gdf。3 電路原理圖文件的保存及基本錯(cuò)誤檢查。4 邏輯功能仿真分析。5 建立邏輯符號(hào) decode。D3.0為BCD顯示數(shù)據(jù)輸入七段顯示譯碼輸出9.5.1底層模塊outcon設(shè)計(jì)1 建立一個(gè)項(xiàng)目（Project）文件，即一個(gè)獨(dú)立的子文件夾topcountoutcon 和項(xiàng)目名稱(chēng) outcon.acf。底層模塊

31、outcon 設(shè)計(jì)主要操作步驟：2 建立 VHDL 源文件 outcon.vhd。3 VHDL 源文件的保存及基本錯(cuò)誤檢查。4 邏輯功能仿真分析。5 建立邏輯符號(hào) outcon。9.5.1低層模塊count設(shè)計(jì)1 建立一個(gè)項(xiàng)目（Project）文件，即一個(gè)獨(dú)立的子文件夾top count 和項(xiàng)目名稱(chēng)的 count.acf。低層模塊 count 設(shè)計(jì)主要操作步驟：2 建立圖形文件 count.gdf。3 電路原理圖文件的保存及基本錯(cuò)誤檢查。4 層次化瀏覽操作。雙擊邏輯模塊符號(hào)，可展開(kāi)內(nèi)部邏輯設(shè)計(jì)。5 建立邏輯符號(hào) count。12進(jìn)制BCD計(jì)數(shù)器模塊24進(jìn)制BCD計(jì)數(shù)器模塊輸出模式控制模塊BCD

32、七段顯示譯碼模塊9.5.1頂層模塊top設(shè)計(jì)1 建立一個(gè)項(xiàng)目（Project）文件，即一個(gè)獨(dú)立的子文件夾 top和項(xiàng)目名稱(chēng)的 top.acf。頂層模塊 top 設(shè)計(jì)主要操作步驟：2 建立圖形文件 top.gdf。3 電路原理圖文件的保存及基本錯(cuò)誤檢查。4 層次化瀏覽操作。雙擊邏輯模塊符號(hào)，可展開(kāi)內(nèi)部邏輯設(shè)計(jì)。5 層次結(jié)構(gòu)瀏覽操作。6 邏輯功能仿真分析。top為采用原理圖方式的頂層設(shè)計(jì)count為采用原理圖方式的低層設(shè)計(jì)底層設(shè)計(jì)調(diào)用TTL器件74489.5.2 VHDL硬件描述語(yǔ)言邏輯設(shè)計(jì)方法2 利用 VHDL 硬件描述語(yǔ)言邏輯設(shè)計(jì)方法，設(shè)計(jì)一個(gè)可控計(jì)數(shù)器。要求：（1）當(dāng)模式控制信號(hào) MODE=0 時(shí)，為 12 進(jìn)制 BCD 計(jì)數(shù)器；當(dāng) MODE=1 時(shí)，為 24 進(jìn)制 BCD 計(jì)數(shù)器；（2）計(jì)數(shù)器計(jì)數(shù)結(jié)果由兩位 BCD 七段顯示譯碼輸出。 底層模塊 count12 設(shè)計(jì) 底層模塊 count24 設(shè)計(jì) 底層模塊 outcon 設(shè)計(jì) 底層模塊