組合邏輯電路及其應(yīng)用課件

1、第4 章 組合邏輯電路及其應(yīng)用4. 1 概述4. 2 組合邏輯電路的分析和設(shè)計(jì)4. 3 編碼器和譯碼器4. 4 數(shù)據(jù)選擇器與數(shù)據(jù)分配器4. 5 加法器和數(shù)值比較器4. 6 組合邏輯電路中的競(jìng)爭-冒險(xiǎn)現(xiàn)象返回4. 1概述數(shù)字邏輯電路, 按邏輯功能分成兩大類, 一類叫組合邏輯電路, 另一類叫時(shí)序邏輯電路。組合邏輯電路的特點(diǎn): 在任一時(shí)刻, 輸出信號(hào)只取決于該時(shí)刻各輸入信號(hào)的組合, 而與該時(shí)刻前的電路輸入信號(hào)無關(guān), 這種電路稱為組合邏輯電路。組合邏輯電路的組成: 組合邏輯電路的示意圖如圖4-1 所示。它有n 個(gè)輸入端, 用X1,X2, , Xn 表示; m 個(gè)輸出端, 用Y1, Y2, , Ym 表

2、示。該邏輯電路輸出端的狀態(tài), 僅取決于此刻n 個(gè)輸入端的狀態(tài), 輸出與輸入之間的關(guān)系可以用m 個(gè)邏輯函數(shù)式來描述:下一頁返回4. 1概述若組合電路只有一個(gè)輸出量, 則此電路稱為單輸出組合邏輯電路; 若組合電路有多個(gè)輸出量, 則稱為多輸出組合邏輯電路。任何組合邏輯電路, 不管是簡單的還是復(fù)雜的, 其電路結(jié)構(gòu)均有如下特點(diǎn): 由各種類型邏輯門電路組成; 電路的輸入和輸出之間沒有反饋途徑; 電路中不含記憶單元?？梢钥闯? 前幾章所介紹的邏輯電路均屬組合邏輯電路。在數(shù)字系統(tǒng)中, 很多邏輯電路部件, 如編碼器、譯碼器、加法器、比較器、奇偶校驗(yàn)器等都屬于組合邏輯電路。上一頁返回4. 2組合邏輯電路的分析和設(shè)

3、計(jì)4. 2. 1組合邏輯電路的分析方法所謂組合邏輯電路的分析, 就是對(duì)給定的組合邏輯電路, 找出其輸出與輸入之間的邏輯關(guān)系, 或者描述其邏輯功能, 評(píng)價(jià)其電路。描述邏輯功能的方法, 則可以寫出輸出、輸入的邏輯表達(dá)式, 或者列出真值表或者用簡潔明了的語言說明等。其分析步驟如下:(1) 根據(jù)邏輯電路圖, 寫出輸出變量對(duì)應(yīng)于輸入變量的邏輯函數(shù)表達(dá)式。具體方法是:由輸入端級(jí)向后遞推, 寫出每個(gè)門輸出對(duì)應(yīng)于輸入的邏輯關(guān)系, 最后得出輸出信號(hào)對(duì)應(yīng)于輸入的邏輯關(guān)系式。(2) 根據(jù)輸出函數(shù)表達(dá)式列出真值表。下一頁返回4. 2組合邏輯電路的分析和設(shè)計(jì)(3) 根據(jù)真值表或輸出函數(shù)表達(dá)式, 確定邏輯功能, 評(píng)價(jià)電路

4、。上述分析步驟可用圖4-2 流程表示。根據(jù)以上的分析步驟, 下面結(jié)合例子說明組合邏輯電路的分析方法。上一頁下一頁返回4. 2組合邏輯電路的分析和設(shè)計(jì)例4-1試分析圖4-3 所示電路的邏輯功能。解: 圖4-3 所示為單輸出組合邏輯電路, 由三個(gè)異或非門構(gòu)成。分析步驟:(1) 寫出輸出Y 邏輯表達(dá)式。上一頁下一頁返回4. 2組合邏輯電路的分析和設(shè)計(jì)輸出Y 的邏輯函數(shù)表達(dá)式:(2) 列出真值表。將A1、A2、A3、A4 各組取值代入函數(shù)式, 可得相應(yīng)和中間輸出, 然后由Y1、Y2 推得最終Y 輸出, 列出如表4-1 所示真值表。上一頁下一頁返回4. 2組合邏輯電路的分析和設(shè)計(jì)(3) 說明電路的邏輯功

5、能。仔細(xì)分析電路真值表, 可發(fā)現(xiàn)A1、A2、A3、A4 四個(gè)輸入中有偶數(shù)個(gè)1 (包括全0)時(shí), 電路輸出Y 為1, 而有奇數(shù)個(gè)1 時(shí), Y 為0。因此, 這是一個(gè)四輸入的偶校驗(yàn)器。如果將圖4-3 中異或非門改為異或門, 我們可用同樣的方法分析出該電路是一個(gè)奇校驗(yàn)器。4. 2. 2組合邏輯電路的設(shè)計(jì)方法組合邏輯電路設(shè)計(jì)是組合邏輯電路分析的逆過程, 其目的是根據(jù)給出的實(shí)際邏輯問題,經(jīng)過邏輯抽象, 找出用最少的邏輯門實(shí)現(xiàn)給定邏輯功能的方案, 并畫出邏輯電路圖。上一頁下一頁返回4. 2組合邏輯電路的分析和設(shè)計(jì)其設(shè)計(jì)步驟如下:(1) 根據(jù)給定的邏輯問題, 做出輸入、輸出變量規(guī)定, 建立真值表。邏輯要求的

6、文字描述一般很難做到全面而確切, 往往需要對(duì)題意反復(fù)分析, 進(jìn)行邏輯抽象, 這是一個(gè)很重要的過程, 是建立邏輯問題真值表的基礎(chǔ)。根據(jù)設(shè)計(jì)問題的因果關(guān)系, 確定輸入變量和輸出變量, 同時(shí)規(guī)定變量狀態(tài)的邏輯賦值, 真值表是描述邏輯部件的一種重要工具。任何邏輯問題, 只要能列出真值表, 正確與否將決定整個(gè)設(shè)計(jì)的成敗。(2) 根據(jù)真值表寫出邏輯表達(dá)式。上一頁下一頁返回4. 2組合邏輯電路的分析和設(shè)計(jì)(3) 將邏輯函數(shù)化簡或變換成適當(dāng)形式。可以用代數(shù)法或卡諾圖法將所得的函數(shù)化為最簡與或表達(dá)式, 對(duì)于一個(gè)邏輯電路, 在設(shè)計(jì)時(shí)盡可能使用最少數(shù)量的邏輯門, 邏輯門變量數(shù)也應(yīng)盡可能少(即在邏輯表達(dá)式中乘積項(xiàng)最少

7、, 乘積項(xiàng)中的變量個(gè)數(shù)最少), 還應(yīng)根據(jù)題意變換成適當(dāng)形式的表達(dá)式。(4) 根據(jù)邏輯表達(dá)式畫出邏輯電路圖。上述設(shè)計(jì)步驟可用圖4-7 所示流程表示。上一頁下一頁返回4. 2組合邏輯電路的分析和設(shè)計(jì)1. 單輸出組合邏輯電路設(shè)計(jì)舉例例4-4用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有三個(gè)裁判, 一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功, 并且其中有一個(gè)為主裁判時(shí), 表明成功的燈才亮。解: 設(shè)主裁判為變量A, 副裁判分別為B 和C; 表示成功與否的燈為Y。(1) 根據(jù)邏輯要求列出真值表4-4。(2) 根據(jù)真值表, 寫出輸出邏輯

8、表達(dá)式。上一頁下一頁返回4. 2組合邏輯電路的分析和設(shè)計(jì)(3) 化簡邏輯表達(dá)式并轉(zhuǎn)換成適當(dāng)形式。畫出函數(shù)卡諾圖如圖4-8 所示, 化簡得到最簡與或表達(dá)式, 并將原最簡與或表達(dá)式兩次求反, 利用反演律變換為與非-與非表達(dá)式, 即(4) 根據(jù)表達(dá)式, 畫出邏輯電路圖, 如圖4-9 所示。上一頁下一頁返回4. 2組合邏輯電路的分析和設(shè)計(jì)2. 多輸出組合邏輯電路設(shè)計(jì)舉例例4-7用門電路設(shè)計(jì)一個(gè)將8421BCD 碼轉(zhuǎn)換為余3BCD 碼的變換電路。解:(1) 分析題意, 列真值表。該電路輸入為8421BCD 碼, 輸出為余3BCD 碼, 因此它是一個(gè)四輸入、四輸出的碼制變換電路, 其框圖如圖4-15 (a

9、) 所示。根據(jù)兩種BCD 碼的編碼關(guān)系, 列出真值表, 如表4-7 所示。由于8421BCD 碼不會(huì)出現(xiàn)10101111 這六種狀態(tài), 因此把它視為無關(guān)項(xiàng)。上一頁下一頁返回4. 2組合邏輯電路的分析和設(shè)計(jì)(2) 選擇器件, 寫出輸出函數(shù)表達(dá)式。題目沒有具體指定用哪一種門電路, 因此可以從門電路的數(shù)量、種類、速度等方面綜合折中考慮, 選擇最佳方案。該電路的化簡過程如圖4-15 (b) 所示, 首先得出最簡與或式,然后進(jìn)行函數(shù)式變換。上一頁下一頁返回4. 2組合邏輯電路的分析和設(shè)計(jì)變換時(shí)一方面應(yīng)盡量利用公共項(xiàng)以減少門的數(shù)量, 另一方面減少門的級(jí)數(shù), 以減少傳輸延遲時(shí)間, 因而得到輸出函數(shù)式為(3)

10、 畫邏輯電路。該電路采用了三種門電路, 速度較快, 其電路如圖4-16 所示。上一頁返回4. 3編碼器和譯碼器4. 3. 1編碼器1. 編碼器的概念在數(shù)字設(shè)備中, 數(shù)據(jù)和信息是用“0” 和“1” 組成的二進(jìn)制代碼來表示的, 將若干個(gè)“0” 和“1” 按一定的規(guī)律編排在一起, 編成不同的代碼, 并且賦予每個(gè)代碼以固定的含義, 這就叫編碼。例如, 可用三位二進(jìn)制數(shù)組成的編碼表示十進(jìn)制數(shù)的07, 十進(jìn)制數(shù)0 編成二進(jìn)制數(shù)“000”, 十進(jìn)制數(shù)1 編成二進(jìn)制數(shù)“001”, 十進(jìn)制數(shù)2 編成二進(jìn)制數(shù)“010”,等等。用來完成編碼工作的電路通稱為編碼器?？梢? 編碼器是將有特定意義的輸入數(shù)字信號(hào)或文字符號(hào)

11、信號(hào), 編成相應(yīng)的若干位二進(jìn)制代碼形式輸出的組合邏輯電路。如BCD 碼編碼器是將09 十個(gè)數(shù)字轉(zhuǎn)化為四位BCD 碼輸出的組合電路。下一頁返回4. 3編碼器和譯碼器2. 二-十進(jìn)制編碼器1) 二進(jìn)制編碼器將一般信號(hào)編為二進(jìn)制代碼的電路稱為二進(jìn)制編碼器。一位二進(jìn)制代碼可以表示兩個(gè)信號(hào), 兩位二進(jìn)制代碼有00、01、10、11 四種組合, 可以代表四個(gè)信號(hào)。依次類推, n 位二進(jìn)制代碼可表示2n 個(gè)信號(hào)。上一頁下一頁返回4. 3編碼器和譯碼器3. 優(yōu)先編碼器上述討論的編碼器, 是在任一時(shí)刻只允許一個(gè)信號(hào)輸入有效, 否則輸出編碼混亂。但是, 在數(shù)字系統(tǒng)中, 往往有幾個(gè)輸入信號(hào)同時(shí)出現(xiàn), 這就要求編碼器

12、能識(shí)別輸入信號(hào)的優(yōu)先級(jí)別, 對(duì)其中高優(yōu)先級(jí)的信號(hào)進(jìn)行編碼, 完成這一功能的編碼器稱為優(yōu)先編碼器。也就是說, 在同時(shí)存在兩個(gè)或兩個(gè)以上輸入信號(hào)時(shí), 優(yōu)先編碼器只按優(yōu)先級(jí)高的輸入信號(hào)編碼, 優(yōu)先級(jí)低的信號(hào)則不起作用。74LS147 是一個(gè)十線-四線8421BCD 碼優(yōu)先編碼器。圖4-23 所示為74LS147 引腳符號(hào), 該芯片是一個(gè)16 腳集成塊, 除電源VCC (16) 和GND (8) 外, 15 腳是空腳(NC),其余芯片的輸入、輸出腳均表示在符號(hào)圖上。上一頁下一頁返回4. 3編碼器和譯碼器圖4-24 中, 小圓圈表示低電平有效, 各引出端功能如下:70 為狀態(tài)信號(hào)輸入端, 低電平有效,

13、7 的優(yōu)先級(jí)別最高, 0 的級(jí)別最低; C、B、A 為代碼(反碼) 輸出端, C 為最高位。E1 為使能(允許) 輸入端, 低電平有效; 當(dāng)E1 = 0 時(shí), 電路允許編碼; 當(dāng)E1 = 1 時(shí),電路禁止編碼, 輸出C、B、A 均為高電平; E0 和CS 為使能輸出端和優(yōu)先標(biāo)志輸出端, 主要用于級(jí)連和擴(kuò)展。從表4-12 可以看出, 當(dāng)E1 =1 時(shí), 表示電路禁止編碼, 即無論70 中有無有效信號(hào),輸出C、B、A 均為1, 并且CS =E0 =1。當(dāng)E1 =0 時(shí), 表示電路允許編碼, 如果70 中有低電平(有效信號(hào)) 輸入, 則輸出C、B、A 是申請(qǐng)編碼中級(jí)別最高的編碼輸出(注意是反碼),

14、并且CS =0, E0 =1;且CS =1, E0 =0。上一頁下一頁返回4. 3編碼器和譯碼器從另一個(gè)角度理解E0 和CS 的作用。當(dāng)E0 = 0, CS = 1 時(shí), 表示該電路允許編碼, 但無碼可編; 當(dāng)E0 =1, CS =0 時(shí), 表示該電路允許編碼, 并且正在編碼; 當(dāng)E0 =CS =1 時(shí), 表示該電路禁止編碼, 即無法編碼。4. 3. 2譯碼器譯碼器是將每一組輸入代碼譯為一個(gè)特定輸出信號(hào), 以表示代碼愿意的組合邏輯電路。譯碼器種類很多, 但可歸納為二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和顯示譯碼器。上一頁下一頁返回4. 3編碼器和譯碼器1. 二進(jìn)制譯碼器二進(jìn)制譯碼器的輸入為二進(jìn)制碼,

15、若輸入有n 位, 數(shù)碼組合有2n 種, 可譯出2n 個(gè)不同輸出信號(hào)?，F(xiàn)以74LS138 三線-八線譯碼器為例來說明二進(jìn)制譯碼器的邏輯電路構(gòu)成、特點(diǎn)及應(yīng)用。1) 邏輯電路(1) 邏輯電路的組成。74LS138 的內(nèi)部邏輯電路如圖4-25 所示。圖4-26 (a) 所示為74LS138 引腳排列圖, 圖4-26 (b) 所示為邏輯功能圖。從電路內(nèi)部結(jié)構(gòu)看, 該電路由非門、與非門組成。其中: A0、A1、A2 為輸入信號(hào), 為輸出信號(hào)且譯出的信號(hào)均是反碼, 為使能控制端。上一頁下一頁返回4. 3編碼器和譯碼器(2) 邏輯電路的工作原理。輸入緩沖級(jí)。輸入緩沖級(jí)由六個(gè)非門組成, 用來形成A0、A1、A2

16、 的互補(bǔ)信號(hào), 譯碼電路所需的原、反變量信號(hào)均由六個(gè)門提供, 其目的為減輕輸入信號(hào)源的負(fù)載。使能控制端。使能控制端由一個(gè)與門組成, 由邏輯電路可知 時(shí), 均為1, 即封鎖了譯碼器的輸出, 譯碼器處于“禁止” 工作狀態(tài); 當(dāng)EN=1 時(shí), 譯碼器被選通, 電路處于“工作” 狀態(tài), 輸出信號(hào) 的狀態(tài)由輸入變量A0、A1、A2 決定。上一頁下一頁返回4. 3編碼器和譯碼器輸出邏輯表達(dá)式。當(dāng)EN =1 時(shí), 譯碼器的輸出邏輯表達(dá)式為真值表。根據(jù)輸出邏輯表達(dá)式列出真值表, 如表4-13 所示。上一頁下一頁返回4. 3編碼器和譯碼器2) 74LS138 的應(yīng)用(1) 用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)。由譯碼器的工

17、作原理可知, 譯碼器可產(chǎn)生輸入地址變量的全部最小項(xiàng)的非。例如一個(gè)3-8 譯碼器, 若輸入為A、B、C, 則可產(chǎn)生8 個(gè)輸出信號(hào):上一頁下一頁返回4. 3編碼器和譯碼器即而任何一個(gè)組合邏輯函數(shù)都可以用最小項(xiàng)之和來表示, 所以可以用譯碼器來產(chǎn)生邏輯函數(shù)的全部最小項(xiàng), 再用或門將所有最小項(xiàng)相加, 即可實(shí)現(xiàn)組合邏輯函數(shù)。上一頁下一頁返回4. 3編碼器和譯碼器2. 二-十進(jìn)制譯碼器8421BCD 碼是最常用的二-十進(jìn)制碼, 它用二進(jìn)制碼00001001 來代表十進(jìn)制數(shù)09。因此, 這種譯碼器應(yīng)有四個(gè)輸入端, 十個(gè)輸出端。若譯碼器結(jié)果為低電平有效, 則輸入一組二進(jìn)制碼, 對(duì)應(yīng)的一個(gè)輸出端為0, 其余為1,

18、 這樣就表示翻譯了二進(jìn)制碼所對(duì)應(yīng)的十進(jìn)制數(shù)。3. 顯示譯碼器8421BCD 譯碼器將譯碼結(jié)果用邏輯0 來對(duì)應(yīng)十進(jìn)制的某一個(gè)數(shù)符, 表達(dá)有時(shí)很不直觀。在數(shù)字系統(tǒng)中, 要將數(shù)字量直觀地顯示出來, 就必須有數(shù)字顯示電路。因此, 數(shù)字顯示電路是數(shù)字系統(tǒng)中不可缺少的部分。數(shù)字顯示電路通常由譯碼器、驅(qū)動(dòng)器和顯示器組成, 如圖4-31所示。上一頁下一頁返回4. 3編碼器和譯碼器1) 數(shù)字顯示器能夠用來直觀顯示數(shù)字、文字和符號(hào)的器件稱為顯示器。數(shù)字顯示器件種類很多, 按發(fā)光材料不同可分為熒光管顯示器、半導(dǎo)體發(fā)光二極管顯示器(LED) 和液晶顯示器(LCD)等; 按顯示方式不同, 可分為字形重疊式、分段式和點(diǎn)陣

19、式等。目前使用較普遍的是分段式發(fā)光二極管顯示器, 發(fā)光二極管是一種特殊的二極管, 加正電壓(或負(fù)電壓) 時(shí)導(dǎo)通并發(fā)光, 所發(fā)的光有紅、黃、綠等多種顏色。它有一定的工作電壓和電流, 所以在實(shí)際使用中應(yīng)注意按電流的額定值, 串接適當(dāng)限流電阻來實(shí)現(xiàn)。上一頁下一頁返回4. 3編碼器和譯碼器2) 譯碼/ 驅(qū)動(dòng)器顯示器需譯碼/ 驅(qū)動(dòng)器配合才能很好地完成其顯示功能。能與顯示器配合的七段譯碼/ 驅(qū)動(dòng)器為7448。該器件內(nèi)部結(jié)構(gòu)復(fù)雜, 在這兒僅介紹其集成芯片引腳圖及功能真值表。了解了這些內(nèi)容, 我們就可以用它來構(gòu)成顯示電路。7448 譯碼/ 驅(qū)動(dòng)器的引腳圖如圖4-33 所示。圖4-33 中A3、A2、A1、A0

20、 是四位二進(jìn)制數(shù)碼輸入信號(hào); a、b、c、d、e、f、g 是七段譯碼輸出信號(hào): 是使能端, 它們起輔助控制作用, 從而增強(qiáng)了這個(gè)譯碼/驅(qū)動(dòng)器的功能。上一頁返回4. 4數(shù)據(jù)選擇器與數(shù)據(jù)分配器4. 4. 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器又稱多路選擇器(Multiplexer, 簡稱MUX), 其框圖如圖4-36 (a) 所示,它有n 位地址輸入、2n 位數(shù)據(jù)輸入、1 位輸出。每次在地址輸入的控制下, 從多路輸入數(shù)據(jù)中選擇一路輸出, 其功能類似于一個(gè)單刀多擲開關(guān), 如圖4-36 (b) 所示; 完成這種功能的邏輯電路稱為數(shù)據(jù)選擇器。可見數(shù)據(jù)選擇器的功能是將多路數(shù)據(jù)輸入信號(hào), 在地址輸入的控制下選擇某一路數(shù)據(jù)到

21、輸出端的電路。下一頁返回4. 4數(shù)據(jù)選擇器與數(shù)據(jù)分配器常用的中規(guī)模集成電路數(shù)據(jù)選擇器有: 74LS157 4 選1、74LS151 8 選1、74LS153 雙4選1 等。注: 雙4 選1 是指在同一集成塊內(nèi)有兩個(gè)4 選1。圖4-37 所示為4 選1 數(shù)據(jù)選擇器, 其中D0 D3 是數(shù)據(jù)輸入端, A1、A0 是地址輸入端;Y 是輸出端; E 是使能端, 低電平有效。當(dāng)E =1 時(shí), 輸出Y =0, 即4 選1 數(shù)據(jù)選擇器不工作; 當(dāng)E =0 時(shí), 在地址輸入A1、A0 的控制下, 從D0 D3 中選擇一路輸出, 其功能表如表4-16 所示。當(dāng)E =0 時(shí), 4 選1 數(shù)據(jù)選擇器的輸出表達(dá)式為上

22、一頁下一頁返回4. 4數(shù)據(jù)選擇器與數(shù)據(jù)分配器圖4-38 所示為74LS151 8 選1 數(shù)據(jù)選擇器, 表4-17 所示為74LS151 的功能表。A2、A1、A0 為控制信號(hào), 用以選擇不同的通道; D0 D7 為數(shù)據(jù)輸入信號(hào); 為使能信號(hào), 當(dāng) = 1時(shí), 輸出Y =0; 當(dāng) = 0 時(shí), 選擇器處于工作狀態(tài)。按表4-17 可寫出數(shù)據(jù)選擇器的邏輯表達(dá)式為上一頁下一頁返回4. 4數(shù)據(jù)選擇器與數(shù)據(jù)分配器4. 4. 2數(shù)據(jù)分配器圖4-42 所示為數(shù)據(jù)分配器電路, 它的作用和數(shù)據(jù)選擇器恰好相反。由圖4-42 可見,它只有一個(gè)數(shù)據(jù)輸入端D, 有四個(gè)輸出端Y0、Y1、Y2、Y3, 由地址輸入的不同取值組

23、合來控制輸入數(shù)據(jù)D 從相應(yīng)的某一輸出端Yi (i 取0、1、2、3) 輸出。根據(jù)圖4-42 可寫出各輸出端的邏輯表達(dá)式。上一頁下一頁返回4. 4數(shù)據(jù)選擇器與數(shù)據(jù)分配器圖4-43 所示電路是用74LS138 譯碼器作為數(shù)據(jù)分配器的電路, A、B、C 作為選擇數(shù)據(jù)輸出的地址, 根據(jù)不同的組合, 它可以選擇八個(gè)地址, 即可以在八個(gè)數(shù)據(jù)輸出端分別輸入數(shù)據(jù)。若地址輸入CBA =010, 則 輸出端即可將數(shù)據(jù)輸入端信號(hào)輸出。如果數(shù)據(jù)選擇器和數(shù)據(jù)分配器配合使用, 在數(shù)據(jù)通信過程中是非常有用的一種電路, 例如能實(shí)現(xiàn)多位并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)輸出, 具有如圖4-44 (a) 所示的雙刀多擲開關(guān)的功能, 圖

24、4-44 (b) 所示為16 選1 的數(shù)據(jù)選擇器74150 與十六路數(shù)據(jù)分配器(用四線-十六線譯碼器74154) 通過總線相連, 構(gòu)成一個(gè)典型的總線串行數(shù)據(jù)傳送系統(tǒng)。上一頁下一頁返回4. 4數(shù)據(jù)選擇器與數(shù)據(jù)分配器當(dāng)多路開關(guān)的選擇輸入與譯碼器的變量輸入一致時(shí), 其輸入通道的數(shù)據(jù)Di 被多路開關(guān)選通, 送上總線傳送到譯碼器的使能端 然后被譯碼器分配到相應(yīng)的輸出通道上。究竟哪路數(shù)據(jù)通過總線傳送并經(jīng)過分配器送至對(duì)應(yīng)的輸出端, 完全由地址輸入變量決定。只要地址輸入同步控制, 則相當(dāng)于選擇器與分配器對(duì)應(yīng)的開關(guān)在相應(yīng)位置上同時(shí)接通和斷開。上一頁返回4. 5加法器和數(shù)值比較器4. 5. 1加法器1. 加法器的

25、概念在計(jì)算機(jī)中經(jīng)常要進(jìn)行兩個(gè)n 位二進(jìn)制數(shù)相加, 如果被加數(shù)為A =An , An-1, An-2, ,A2, A1, 加數(shù)B =Bn, Bn-1, Bn-2, , B2, B1, 則其運(yùn)算過程可用下面的形式表示:下一頁返回4. 5加法器和數(shù)值比較器對(duì)其中第i 位的相加過程可概括為: 第i 位的被加數(shù)Ai 和加數(shù)Bi 及相鄰低位來的進(jìn)位Ci-1 三者相加, 得到本位的和數(shù)及向相鄰高位(i+1) 的進(jìn)位Ci 。所以要設(shè)計(jì)出能實(shí)現(xiàn)兩個(gè)N 位二進(jìn)制數(shù)相加運(yùn)算的運(yùn)算器, 就應(yīng)先設(shè)計(jì)出能實(shí)現(xiàn)Ai 、Bi 、Ci-1 三個(gè)一位二進(jìn)制數(shù)相加的電路, 這個(gè)電路稱為全加器(Full Adder); 不考慮低位向

26、相鄰位的進(jìn)位(Ci-1) 的加法運(yùn)算電路稱為半加器(Half Adder)。2. 一位半加器設(shè)Ai 和Bi 是兩個(gè)一位二進(jìn)制數(shù), 半加后得到的和為Si , 向高位的進(jìn)位為Ci 。根據(jù)半加器的含義, 可得如表4-18 所示的真值表。由真值表4-18 可求得邏輯表達(dá)式:上一頁下一頁返回4. 5加法器和數(shù)值比較器3. 一位全加器設(shè)Ai 和Bi 是兩個(gè)一位二進(jìn)制數(shù), 半加后得到的和為Si , 向高位的進(jìn)位為Ci 。根據(jù)全加器的含義, 考慮低位向相鄰位的進(jìn)位(Ci-1), 則可得到如表4-19 所示的真值表。由真值表可求得邏輯表達(dá)式:上一頁下一頁返回4. 5加法器和數(shù)值比較器對(duì)表達(dá)式進(jìn)行化簡、變換形式得

27、由上述邏輯表達(dá)式畫出相應(yīng)全加器的邏輯電路, 如圖4-46 (a) 所示, 全加器邏輯符號(hào)如圖4-46 (b)、(c) 所示。上一頁下一頁返回4. 5加法器和數(shù)值比較器4. 多位全加器在實(shí)際的日常生活中, 加法器一般是多位加法器, 若要實(shí)現(xiàn)兩個(gè)n 位二進(jìn)制數(shù)的加法器, 則要用n 位一位全加器做如圖4-47 所示的連接, 就可完成此任務(wù), 其方法是將第一位的本位向高位的進(jìn)位Ci-1 與第二位的低位向本位的進(jìn)位相連Ci , 以此類推, 即可完成兩個(gè)n位二進(jìn)制數(shù)的加法器, 如圖4-47 所示。上一頁下一頁返回4. 5加法器和數(shù)值比較器中規(guī)模集成電路74LS83 是四位二進(jìn)制全加器, 其引腳圖如圖4-4

28、8 所示, 若在圖中A4、B4, A3、B3, A2、B2, A1、B1 分別接上四位二進(jìn)制被加數(shù)和加數(shù), 并將向最低位全加器輸入進(jìn)位信號(hào)的引腳接地, 接上電源VCC 和地GND 以后, 就可由S4、S3、S2、S1 得到兩個(gè)四位二進(jìn)制數(shù)的相加和, 第四位向高位的進(jìn)位C4。C1、C2、C3 是內(nèi)部連接的進(jìn)位信號(hào), 為了保證兩個(gè)四位數(shù)相加的正確, C0 需接地, 整個(gè)芯片無它們的外引腳。上一頁下一頁返回4. 5加法器和數(shù)值比較器如果要進(jìn)行兩個(gè)八位二進(jìn)制數(shù)A = A8A7A6A5A4A3A2A1, B = B8B7B6B5B4B3B2B1 的相加運(yùn)算, 可以用兩片74LS83 做如圖4-49 所示

29、的擴(kuò)展連接, 高位片的C0 接低位片的C4, 低位片的C0 接地, 接上電源VCC 及地GND 后, 我們可在C8、S8、S7、S6、S5、S4、S3、S2、S1 獲得它們做相加運(yùn)算后的最后結(jié)果。由此可見C0 端可作為擴(kuò)展端。4. 5. 2數(shù)值比較器1. 數(shù)值比較器的概念數(shù)值比較器是一種將兩個(gè)n 位二進(jìn)制數(shù)A、B 進(jìn)行并行比較, 以判別其大小的邏輯電路。兩個(gè)n 位二進(jìn)制數(shù)比較的結(jié)果只可能有三種情況: AB, A = B,AB 輸出端; L2 為A =B 輸出端; L3 為AB, A =B,AB), (A =B), (AB 還是 AB) =“0”, (A =B) = “1”, (AB) = “0

30、” 應(yīng)接相應(yīng)電平。加串聯(lián)輸入端的作用是為了比較器能“擴(kuò)展”。上一頁下一頁返回4. 5加法器和數(shù)值比較器4. 主要應(yīng)用如圖4-53 所示, 用兩片HC85 構(gòu)成八位二進(jìn)制數(shù)比較器電路圖。比較器的總輸出由片() 的輸出狀態(tài)決定, 片() 的輸出連到片() 的串聯(lián)輸入端, 當(dāng)片() 上高四位比較結(jié)果相同時(shí), 總的輸出由低位片() 的輸出狀態(tài)決定。上一頁返回4. 6組合邏輯電路中的競(jìng)爭-冒險(xiǎn)現(xiàn)象4. 6. 1競(jìng)爭-冒險(xiǎn)現(xiàn)象及其產(chǎn)生原因1. 競(jìng)爭-冒險(xiǎn)現(xiàn)象前面所述的組合邏輯電路的分析與設(shè)計(jì), 是在理想條件下進(jìn)行的, 忽略了門電路對(duì)信號(hào)傳輸帶來的時(shí)間延遲的影響。數(shù)字邏輯門的平均傳輸延遲時(shí)間通常用tpd 表

31、示, 即當(dāng)輸入信號(hào)發(fā)生變化時(shí), 門電路輸出經(jīng)tpd 時(shí)間后, 才能發(fā)生變化。這個(gè)過渡過程將導(dǎo)致信號(hào)波形變壞, 因而可能在輸出端產(chǎn)生干擾脈沖(又稱毛刺), 影響電路的正常工作, 這種現(xiàn)象被稱為競(jìng)爭-冒險(xiǎn)。下一頁返回4. 6組合邏輯電路中的競(jìng)爭-冒險(xiǎn)現(xiàn)象2. 產(chǎn)生競(jìng)爭-冒險(xiǎn)現(xiàn)象的原因?qū)嶋H的組合電路因門電路存在延遲及傳輸波形畸變, 會(huì)產(chǎn)生非正常的干擾脈沖(又稱毛刺), 它們有時(shí)會(huì)影響電路的正常工作。如圖4-54 (a) 所示電路, 在理想情況下 但考慮門電路的延遲時(shí)間, 在圖4-54 (b) 中Y1 的波形產(chǎn)生了一個(gè)正脈沖, 這就說明電路產(chǎn)生了“干擾脈沖”; 同樣在圖4-55 (a) 中, 在理想情

32、況下 由于門電路的延遲時(shí)間, 在圖4-55 中Y2 的波形產(chǎn)生了一個(gè)負(fù)脈沖, 電路產(chǎn)生了“冒險(xiǎn)”。綜上所述, “競(jìng)爭-冒險(xiǎn)” 的產(chǎn)生主要是由門電路的延遲時(shí)間和 引起的。上一頁下一頁返回4. 6組合邏輯電路中的競(jìng)爭-冒險(xiǎn)現(xiàn)象需要指出的是, 有競(jìng)爭未必就有冒險(xiǎn), 有冒險(xiǎn)也未必有危害, 這主要取于負(fù)載對(duì)于干擾脈沖的響應(yīng)速度, 負(fù)載對(duì)窄脈沖的響應(yīng)越靈敏, 危險(xiǎn)性也就越大。4. 6. 2競(jìng)爭-冒險(xiǎn)現(xiàn)象的判斷和消除競(jìng)爭-冒險(xiǎn)的方法1. 競(jìng)爭-冒險(xiǎn)現(xiàn)象的判斷方法判斷一個(gè)電路是否可能產(chǎn)生競(jìng)爭-冒險(xiǎn)的方法有代數(shù)法和卡諾圖法。1) 代數(shù)法得到如下具有競(jìng)爭能力的變量表達(dá)式, 就產(chǎn)生冒險(xiǎn):上一頁下一頁返回4. 6組合

33、邏輯電路中的競(jìng)爭-冒險(xiǎn)現(xiàn)象2) 卡諾圖法判斷冒險(xiǎn)的另一種方法是卡諾圖法。其具體方法是: 首先作出函數(shù)卡諾圖, 并畫出和邏輯表達(dá)式中各“與” 項(xiàng)對(duì)應(yīng)的卡諾圖圈。然后觀察卡諾圖, 若發(fā)現(xiàn)某兩個(gè)卡諾圖圈存在“相切” 關(guān)系, 即兩個(gè)卡諾圖之間存在不被同一個(gè)卡諾圖包含的相鄰最小項(xiàng), 則該電路可能產(chǎn)生冒險(xiǎn)。3) 實(shí)驗(yàn)法兩個(gè)以上的輸入變量同時(shí)變化引起的功能冒險(xiǎn)難以用上述方法判斷, 因而發(fā)現(xiàn)冒險(xiǎn)現(xiàn)象最有效的方法是實(shí)驗(yàn)。利用示波器仔細(xì)觀察在輸入信號(hào)各種變化情況下的輸出信號(hào), 發(fā)現(xiàn)毛刺則分析原因并加以消除, 這是經(jīng)常采用的方法。上一頁下一頁返回4. 6組合邏輯電路中的競(jìng)爭-冒險(xiǎn)現(xiàn)象2. 消除競(jìng)爭-冒險(xiǎn)的方法產(chǎn)生競(jìng)爭-冒險(xiǎn)的原因不同, 排除的方法也各有差異, 其消除競(jìng)爭-冒險(xiǎn)方法一般有以下幾種:1) 選擇可靠性高的碼制格雷碼在任一時(shí)刻只有一位變化。因此, 在系統(tǒng)設(shè)計(jì)中需要自己選定碼制, 在其他條件合適的前提下, 若選擇格雷碼, 可大大減少產(chǎn)生競(jìng)爭-冒險(xiǎn)的可能性。2) 引入封鎖脈沖在系統(tǒng)輸出門的一個(gè)輸入端引入封鎖脈沖。在信號(hào)變化過程中, 封鎖脈沖使輸出門封鎖, 輸出端不會(huì)出現(xiàn)干擾脈沖; 待信號(hào)穩(wěn)定后, 封鎖脈沖消失, 輸出門有正常信號(hào)輸出。上一頁下一頁返回4. 6組合邏輯電路中的競(jìng)爭-冒險(xiǎn)現(xiàn)象3) 引入選通脈沖選通和封鎖是兩種相反的措施, 但目的是相同的。待信號(hào)穩(wěn)定后選通脈沖有效, 輸出門開啟, 輸