VHDL仿真,Verilog HDL仿真入門-ModelSim使用簡介

1、VHDL仿真,VerilogHDL仿真入門-ModelSim使用簡介學硬件描述語言當然得實踐，就得用軟件仿真。入門其實就是講下仿真軟件怎么用，是很簡單的一件事，但是對于剛學的人來說可能有點無從下手。我之前就有點迷茫，所以寫這個入門當自己的筆記，也希望能給自學的新手有所幫助。仿真VHDL和VerilogHDL并沒有什么區(qū)別，一般的軟件兩種語言也都支持，仿真的步驟和方法也都是一樣的。常用的軟件有ModelSim和QuartusII。QuartusII功能很強大！實際的工作經(jīng)常用它，它提供了功能仿真和時序仿真兩種方式，但是作為學習HDL并不方便，因為它compile編譯的時候很慢，對于復雜的邏輯更是

2、要很長時間。好的一點是，QuartusII編譯后可以清楚的看到它使用了芯片的多少資源，各信號不同的延時等等。另外，QuartusII編譯后也可以調(diào)用第三方的仿真工具，如ModelSim進行仿真。而ModelSim只完成邏輯功能的仿真,并不考慮具體使用什么器件，學習HDL或者設(shè)計邏輯的時候compile一次所用的時間很短，便于調(diào)試找出邏輯的錯誤。所以初學仿真推薦使用ModelSim。本文也只講下用ModelSim仿真邏輯的方法。以下部分基本是參照軟件幫助簡寫的，只是原來是英文的而且說的比較繁瑣一些，也更詳細內(nèi)容更多。詳見ModelSim菜單Help-SEPDFDocumentation-tuto

3、rial。仿真有兩種方法。一種是BasicSimulation，就是直接建立庫，然后編譯源文件。另一種是通過建立Project來仿真，建立Project時軟件會為它建立一個庫，然后的仿真是一樣的。BasicSimulation的流程圖如下Createaworkinglibran7Compiledesignfiless下面詳細寫個例子的步驟1.建立庫。選擇菜單FileNewLibrary。建立新庫就選anewlibraryandamappingtoit,libraryname和libraryphysicalname都填work（當然其它名也行）。如下圖。確定后，在WorkSpace區(qū)的Libra

4、ry選項卡里就能看到新建的庫work。FileEdfcViewFormatCompieSimulateAddToolsWndowHapConteIranscriptrnRpnFATrwil,-ork_ibrar/)ilLzital200LibraiyLieeeLibraryinLTiodesim_lb_ib忙pl_ib忙p田Lcld_develcperskitLihrarjnLsynopsys-ibrar/W匚ksp恥已；一匸：百FHNameTypeLbrarys/Ry_u4vhbworkmapworkworkitPopyingCAModEltEchGDiAjin327/modelsinr.i

5、nitomodElsim.iniitModifyingmodekim.ini4KKVarnirg:CcpiedZ:Modeltech6.0wh32/modelsiminitomodelsimni4Updatedmodelsim.iii.2.編譯VHDL或VerilogHDL源文件。選擇采單CompileCompile，在彈出的窗口中打開ModelSim安裝文件夾下的/modeltech/examples/tutorials/vhdl/basicSimulation/（里面是軟件自帶教程的例子邏輯，VerilogHDL對應的例子在/examples/tutorials/verilog/basic

6、Simulation里）。將里面的counter.vhd和tcounter.vhd一起選中，點擊Compile，然后點擊Done關(guān)閉彈出窗口。這兩個源文件就編譯好了，在WorkSpace區(qū)里的Library卡里可以看到庫work下出現(xiàn)了兩個編譯完成的entity（或module），如下圖。3.仿真。在WorkSpace區(qū)的library選項卡中，展開庫work前的加號，雙擊test_counter，載入到仿真。Woikpace二U瓦欄Objects：;hH印jtInstanceDkehunitDesignirertesl_coijrlerlesi_CQunteiModiihI!?dulJJUI

7、lItlModule-jJincremertddunterFmc-tiEinriMI-LI-：141.DDuntefPrDDBSSL限.isLrcu苗EDUHtEfProceis一4WvPLIRE.ti：.uuurUFl-JWvPLI：v-TlE.lcst_countDiPrDDEsa4rrnKLn.-lest_i：ountBiPrDDBSS一.1ITN3已I/白lue|Kind|hlodedkhFiegInternalresetmRegInternalcttttnwkkmwNetInternal壬FilesHMamoriesam這時WorkSpace區(qū)中新增了一些選項卡，彈出了Objects

8、面板。選擇菜單ViewDebugWindowsWave調(diào)出波形窗口。在WorkSpace面板的Sim選項卡中右擊test_counter，選擇AddAddtoWave。在波形窗口的列表里就能看到被添加到波形仿真的信號。開始仿真。點擊工具欄上的Run按鈕wai/B-default*/lest_cauntei/dk1oIH-J/lesLcountei/ccui:00011110Cmscr10ncrnjiwrijmiuiimm2：cooozicooTcomizooozoa111II11I1I11Qn：:：:：:：:：:：:|:：-:：!：:-I：htcountEi.v默認仿真100ns。如果點擊Ru

9、nAll按鈕則會一直仿真下去，知道點擊Break按鈕設(shè)置斷點的方法是在代碼文件的行號上單擊，會出現(xiàn)紅點。再單擊變黑則斷點無效。要重新仿真，可以單擊工具欄上的Restart按鈕，在彈出的窗口中可以設(shè)置要保留的內(nèi)容然后單擊Restart。這些仿真涉及的按鈕命令都可以在菜單Simulate中找到，仿真結(jié)束最后不要忘了選擇菜單SimulateEndSimulate。ProjectSimulation流程圖如下CreateaprojectAddfilestotheprojectCompiledesigniilesDebugresultsRunsimulation同樣是計數(shù)器的例子。建立project。選

10、擇菜單FileNewProject，任意填寫ProjectName和存儲路徑，defaultlibraryname保持默認的work不變，確定。直接在確定后彈出的窗口選擇AddExistingFile或在WorkSpace面板的Project選項卡里右擊選擇AddtoProjectExitstingFile。添加ModelSim安裝目錄examples/tutorials/vhdl/projects下的counter.vhd和tcounter.vhd兩個文件到project（VerilogHDL的例子在examples/tutorials/verilog/projects下）。這時可以看到Project里新添入的兩個文件的status都是？。3.更改編譯順序（僅針對VHDL）。選擇菜單CompileCompileOrder,在彈出窗口中上下移動文件改變編譯次序，或者點擊AutoGenerate讓ModelSim來自動決定。4.在WorkSpace面板的Project選項卡里任意處右擊，選擇CompileCompileAll，編譯成功則源文