《半導(dǎo)體集成電路》復(fù)習(xí)考試題目及答案復(fù)習(xí)進(jìn)程

1、Good is good, but better carries it.精益求精，善益求善。半導(dǎo)體集成電路復(fù)習(xí)考試題目及答案-第一部分考試試題第0章緒論1.什么叫半導(dǎo)體集成電路？2.按照半導(dǎo)體集成電路的集成度來分，分為哪些類型，請(qǐng)同時(shí)寫出它們對(duì)應(yīng)的英文縮寫？3.按照器件類型分，半導(dǎo)體集成電路分為哪幾類？4.按電路功能或信號(hào)類型分，半導(dǎo)體集成電路分為哪幾類？5.什么是特征尺寸？它對(duì)集成電路工藝有何影響？6.名詞解釋：集成度、wafersize、diesize、摩爾定律？第1章集成電路的基本制造工藝1.四層三結(jié)的結(jié)構(gòu)的雙極型晶體管中隱埋層的作用？2.在制作晶體管的時(shí)候，襯底材料電阻率的選取對(duì)器件有

2、何影響？。3.簡單敘述一下pn結(jié)隔離的NPN晶體管的光刻步驟？4.簡述硅柵p阱CMOS的光刻步驟？5.以p阱CMOS工藝為基礎(chǔ)的BiCMOS的有哪些不足？6.以N阱CMOS工藝為基礎(chǔ)的BiCMOS的有哪些優(yōu)缺點(diǎn)？并請(qǐng)?zhí)岢龈倪M(jìn)方法。7.請(qǐng)畫出NPN晶體管的版圖，并且標(biāo)注各層摻雜區(qū)域類型。8.請(qǐng)畫出CMOS反相器的版圖，并標(biāo)注各層摻雜類型和輸入輸出端子。第2章集成電路中的晶體管及其寄生效應(yīng)1.簡述集成雙極晶體管的有源寄生效應(yīng)在其各工作區(qū)能否忽略？。什么是集成雙極晶體管的無源寄生效應(yīng)？3.什么是MOS晶體管的有源寄生效應(yīng)？4.什么是MOS晶體管的閂鎖效應(yīng)，其對(duì)晶體管有什么影響?5.消除“Latch-

3、up”效應(yīng)的方法？6.如何解決MOS器件的場(chǎng)區(qū)寄生MOSFET效應(yīng)？7.如何解決MOS器件中的寄生雙極晶體管效應(yīng)？第3章集成電路中的無源元件1.雙極性集成電路中最常用的電阻器和MOS集成電路中常用的電阻都有哪些？2.集成電路中常用的電容有哪些。3.為什么基區(qū)薄層電阻需要修正。4.為什么新的工藝中要用銅布線取代鋁布線。5.運(yùn)用基區(qū)擴(kuò)散電阻，設(shè)計(jì)一個(gè)方塊電阻200歐，阻值為1K的電阻，已知耗散功率為20W/c,該電阻上的壓降為5V,設(shè)計(jì)此電阻。第4章TTL電路1.名詞解釋電壓傳輸特性開門/關(guān)門電平邏輯擺幅過渡區(qū)寬度輸入短路電流輸入漏電流靜態(tài)功耗瞬態(tài)延遲時(shí)間瞬態(tài)存儲(chǔ)時(shí)間瞬態(tài)上升時(shí)間瞬態(tài)下降時(shí)間瞬時(shí)導(dǎo)

4、通時(shí)間2.分析四管標(biāo)準(zhǔn)TTL與非門（穩(wěn)態(tài)時(shí)）各管的工作狀態(tài)？3.在四管標(biāo)準(zhǔn)與非門中，那個(gè)管子會(huì)對(duì)瞬態(tài)特性影響最大，并分析原因以及帶來那些困難。4.兩管與非門有哪些缺點(diǎn)，四管及五管與非門的結(jié)構(gòu)相對(duì)于兩管與非門在那些地方做了改善，并分析改善部分是如何工作的。四管和五管與非門對(duì)靜態(tài)和動(dòng)態(tài)有那些方面的改進(jìn)。5.相對(duì)于五管與非門六管與非門的結(jié)構(gòu)在那些部分作了改善，分析改進(jìn)部分是如何工作的。6.畫出四管和六管單元與非門傳輸特性曲線。并說明為什么有源泄放回路改善了傳輸特性的矩形性。7.四管與非門中，如果高電平過低，低電平過高，分析其原因，如與改善方法，請(qǐng)說出你的想法。8.為什么TTL與非門不能直接并聯(lián)？9.

5、OC門在結(jié)構(gòu)上作了什么改進(jìn)，它為什么不會(huì)出現(xiàn)TTL與非門并聯(lián)的問題。第5章MOS反相器1.請(qǐng)給出NMOS晶體管的閾值電壓公式，并解釋各項(xiàng)的物理含義及其對(duì)閾值大小的影響（即各項(xiàng)在不同情況下是提高閾值還是降低閾值）。2.什么是器件的亞閾值特性，對(duì)器件有什么影響？3.MOS晶體管的短溝道效應(yīng)是指什么，其對(duì)晶體管有什么影響？4.請(qǐng)以PMOS晶體管為例解釋什么是襯偏效應(yīng)，并解釋其對(duì)PMOS晶體管閾值電壓和漏源電流的影響。5.什么是溝道長度調(diào)制效應(yīng)，對(duì)器件有什么影響？6.為什么MOS晶體管會(huì)存在飽和區(qū)和非飽和區(qū)之分（不考慮溝道調(diào)制效應(yīng)）？7.請(qǐng)畫出晶體管的特性曲線，指出飽和區(qū)和非飽和區(qū)的工作條件及各自的電

6、流方程（忽略溝道長度調(diào)制效應(yīng)和短溝道效應(yīng)）。8.給出E/R反相器的電路結(jié)構(gòu)，分析其工作原理及傳輸特性，并計(jì)算VTC曲線上的臨界電壓值。9.考慮下面的反相器設(shè)計(jì)問題：給定VDD=5V，KN=30uA/V2，VT0=1V設(shè)計(jì)一個(gè)VOL=0.2V的電阻負(fù)載反相器電路，并確定滿足VOL條件時(shí)的晶體管的寬長比(W/L)和負(fù)載電阻RL的阻值。10.考慮一個(gè)電阻負(fù)載反相器電路：VDD=5V，KN=20uA/V2，VT0=0.8V，RL=200K，W/L=2。計(jì)算VTC曲線上的臨界電壓值（VOL、VOH、VIL、VIH）及電路的噪聲容限，并評(píng)價(jià)該直流反相器的設(shè)計(jì)質(zhì)量。11.設(shè)計(jì)一個(gè)VOL=0.6V的電阻負(fù)載反

7、相器，增強(qiáng)型驅(qū)動(dòng)晶體管VT0=1V，VDD=5V1）求VIL和VIH2）求噪聲容限VNML和VNMH12.采用MOSFET作為nMOS反相器的負(fù)載器件有哪些優(yōu)點(diǎn)？13.增強(qiáng)型負(fù)載nMOS反相器有哪兩種電路結(jié)構(gòu)？簡述其優(yōu)缺點(diǎn)。14.以飽和增強(qiáng)型負(fù)載反相器為例分析E/E反相器的工作原理及傳輸特性。15試比較將nMOSE/E反相器的負(fù)載管改為耗盡型nMOSFET后，傳輸特性有哪些改善？16.耗盡型負(fù)載nMOS反相器相比于增強(qiáng)型負(fù)載nMOS反相器有哪些好處？17有一nMOSE/D反相器，若VTE=2V，VTD=-2V，KNE/KND=25，VDD=2V，求此反相器的高、低輸出邏輯電平是多少？18.什么

8、是CMOS電路？簡述CMOS反相器的工作原理及特點(diǎn)。19.根據(jù)CMOS反相器的傳輸特性曲線計(jì)算VIL和VIH。20.求解CMOS反相器的邏輯閾值，并說明它與哪些因素有關(guān)？21.為什么的PMOS尺寸通常比NMOS的尺寸大？22考慮一個(gè)具有如下參數(shù)的CMOS反相器電路：VDD=3.3VVTN=0.6VVTP=-0.7VKN=200uA/V2Kp=80uA/V2計(jì)算電路的噪聲容限。23.采用0.35um工藝的CMOS反相器，相關(guān)參數(shù)如下：VDD=3.3VNMOS：VTN=0.6VNCOX=60uA/V2(W/L)N=8PMOS：VTP=-0.7VpCOX=25uA/V2(W/L)P=12求電路的噪聲

9、容限及邏輯閾值。24設(shè)計(jì)一個(gè)CMOS反相器，NMOS：VTN=0.6VNCOX=60uA/V2PMOS：VTP=-0.7VPCOX=25uA/V2電源電壓為3.3V，LN=LP=0.8um1）求VM=1.4V時(shí)的WN/WP。2）此CMOS反相器制作工藝允許VTN、VTP的值在標(biāo)稱值有正負(fù)15%的變化，假定其他參數(shù)仍為標(biāo)稱值，求VM的上下限。25舉例說明什么是有比反相器和無比反相器。26以CMOS反相器為例，說明什么是靜態(tài)功耗和動(dòng)態(tài)功耗。27在圖中標(biāo)注出上升時(shí)間tr、下降時(shí)間tf、導(dǎo)通延遲時(shí)間、截止延遲時(shí)間，給出延遲時(shí)間tpd的定義。若希望tr=tf，求WN/WP。VinVouttt第6章CMO

10、S靜態(tài)邏輯門1.畫出F=AB的CMOS組合邏輯門電路。用CMOS組合邏輯實(shí)現(xiàn)全加器電路。計(jì)算圖示或非門的驅(qū)動(dòng)能力。為保證最壞工作條件下，各邏輯門的驅(qū)動(dòng)能力與標(biāo)準(zhǔn)反相器的特性相同，N管與P管的尺寸應(yīng)如何選??？VDDBBAAF畫出F=的CMOS組合邏輯門電路，并計(jì)算該復(fù)合邏輯門的驅(qū)動(dòng)能力。5簡述CMOS靜態(tài)邏輯門功耗的構(gòu)成。6.降低電路的功耗有哪些方法？比較當(dāng)FO=1時(shí)，下列兩種8輸入的AND門，那種組合邏輯速度更快？3/10125/3第7章傳輸門邏輯一、填空1寫出傳輸門電路主要的三種類型和他們的缺點(diǎn)：（1），缺點(diǎn)：；（2），缺點(diǎn)：；（3），缺點(diǎn)：。2傳輸門邏輯電路的振幅會(huì)由于減小，信號(hào)的也較復(fù)雜

11、，在多段接續(xù)時(shí)，一般要插入。3.一般的說，傳輸門邏輯電路適合邏輯的電路。比如常用的和。二、解答題1分析下面?zhèn)鬏旈T電路的邏輯功能，并說明方塊標(biāo)明的MOS管的作用。2.根據(jù)下面的電路回答問題：分析電路，說明電路的B區(qū)域完成的是什么功能，設(shè)計(jì)該部分電路是為了解決NMOS傳輸門電路的什么問題？3假定反向器在理想的VDD/2時(shí)轉(zhuǎn)換,忽略溝道長度調(diào)制和寄生效應(yīng)，根據(jù)下面的傳輸門電路原理圖回答問題。（1）電路的功能是什么？（2）說明電路的靜態(tài)功耗是否為零，并解釋原因。4.分析比較下面2種電路結(jié)構(gòu)，說明圖1的工作原理，介紹它和圖2所示電路的相同點(diǎn)和不同點(diǎn)。圖1圖25根據(jù)下面的電路回答問題。已知電路B點(diǎn)的輸入電

12、壓為2.5V，C點(diǎn)的輸入電壓為0V。當(dāng)A點(diǎn)的輸入電壓如圖a時(shí)，畫出X點(diǎn)和OUT點(diǎn)的波形，并以此說明NMOS和PMOS傳輸門的特點(diǎn)。A點(diǎn)的輸入波形6寫出邏輯表達(dá)式C=AB的真值表，并根據(jù)真值表畫出基于傳輸門的電路原理圖。7.相同的電路結(jié)構(gòu)，輸入信號(hào)不同時(shí)，構(gòu)成不同的邏輯功能。以下電路在不同的輸入下可以完成不同的邏輯功能，寫出它們的真值表，判斷實(shí)現(xiàn)的邏輯功能。圖1圖28.分析下面的電路，根據(jù)真值表，判斷電路實(shí)現(xiàn)的邏輯功能。第8章動(dòng)態(tài)邏輯電路一、填空1對(duì)于一般的動(dòng)態(tài)邏輯電路，邏輯部分由輸出低電平的網(wǎng)組成，輸出信號(hào)與電源之間插入了柵控制極為時(shí)鐘信號(hào)的,邏輯網(wǎng)與地之間插入了柵控制極為時(shí)鐘信號(hào)的。2.對(duì)于

13、一個(gè)級(jí)聯(lián)的多米諾邏輯電路，在評(píng)估階段：對(duì)PDN網(wǎng)只允許有跳變，對(duì)PUN網(wǎng)只允許有跳變，PDN與PDN相連或PUN與PUN相連時(shí)中間應(yīng)接入。二、解答題1.分析電路，已知靜態(tài)反向器的預(yù)充電時(shí)間，賦值時(shí)間和傳輸延遲都為T/2。說明當(dāng)輸入產(chǎn)生一個(gè)0-1轉(zhuǎn)換時(shí)會(huì)發(fā)生什么問題?當(dāng)1-0轉(zhuǎn)換時(shí)會(huì)如何?如果這樣，描述會(huì)發(fā)生什么并在電路的某處插入一個(gè)反向器修正這個(gè)問題。2.從邏輯功能，電路規(guī)模，速度3方面分析下面2電路的相同點(diǎn)和不同點(diǎn)。從而說明CMOS動(dòng)態(tài)組合邏輯電路的特點(diǎn)。圖A圖B3.分析下面的電路，指出它完成的邏輯功能，說明它和一般動(dòng)態(tài)組合邏輯電路的不同,說明其特點(diǎn)。4.分析下面的電路，指出它完成的邏輯功能

14、，說明它和一般動(dòng)態(tài)組合邏輯電路的不同,分析它的工作原理。5.簡述動(dòng)態(tài)組合邏輯電路中存在的常見的三種問題，以及他們產(chǎn)生的原因和解決的方法。6.分析下列電路的工作原理，畫出輸出端OUT的波形。7.結(jié)合下面電路，說明動(dòng)態(tài)組合邏輯電路的工作原理。第9章觸發(fā)器用圖說明如何給SR鎖存器加時(shí)鐘控制。用圖說明如何把SR鎖存器連接成D鎖存器，并且給出所畫D鎖存器的真值表畫出用與非門表示的SR觸發(fā)器的MOS管級(jí)電路圖畫出用或非門表示的SR觸發(fā)器的MOS管級(jí)電路圖仔細(xì)觀察下面RS觸發(fā)器的版圖，判斷它是或非門實(shí)現(xiàn)還是與非門實(shí)現(xiàn)仔細(xì)觀察下面RS觸發(fā)器的版圖，判斷它是或非門實(shí)現(xiàn)還是與非門實(shí)現(xiàn)下圖給出的是一個(gè)最簡單的動(dòng)態(tài)鎖

15、存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點(diǎn)，若沒有，寫出真值表。下圖給出的是一個(gè)最簡單的動(dòng)態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點(diǎn)，若沒有，寫出真值表。下圖給出的是一個(gè)最簡單的動(dòng)態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點(diǎn)，若沒有，寫出真值表。解釋下面的電路的工作過程畫出真值表。（提示注意圖中的兩個(gè)反相器尺寸是不同的）解釋下面的電路的工作過程畫出真值表。解釋靜態(tài)存儲(chǔ)和動(dòng)態(tài)存儲(chǔ)的區(qū)別和優(yōu)缺點(diǎn)比較。闡述靜態(tài)存儲(chǔ)和動(dòng)態(tài)存儲(chǔ)的不

16、同的的存儲(chǔ)方法。觀察下面的圖，說明這個(gè)存儲(chǔ)單元的存儲(chǔ)方式，存儲(chǔ)的機(jī)理。觀察下面的圖，說明這個(gè)存儲(chǔ)單元的存儲(chǔ)方式，存儲(chǔ)的機(jī)理。說明鎖存器和觸發(fā)器的區(qū)別并畫圖說明說明電平靈敏和邊沿觸發(fā)的區(qū)別，并畫圖說明建立時(shí)間維持時(shí)間延遲時(shí)間連接下面兩個(gè)鎖存器使它們構(gòu)成主從觸發(fā)器，并畫出所連的主從觸發(fā)器的輸入輸出波形圖簡述下時(shí)鐘重疊的起因所在下圖所示的是兩相時(shí)鐘發(fā)生器，根據(jù)時(shí)鐘信號(hào)把下面四點(diǎn)的的波形圖畫出反相器的閾值一般可以通過什么進(jìn)行調(diào)節(jié)施密特觸發(fā)器的特點(diǎn)說明下面電路的工作原理，解釋它怎么實(shí)現(xiàn)的施密特觸發(fā)。畫出下面施密特觸發(fā)器的示意版圖。同寬長比的PMOS和NMOS誰的閾值要大一些第10章邏輯功能部件根據(jù)多路開

17、關(guān)真值表畫出其組合邏輯結(jié)構(gòu)的CMOS電路圖。K1K0Y11D010D101D200D3根據(jù)多路開關(guān)真值表畫出其傳輸門結(jié)構(gòu)的CMOS電路圖。K1K0Y11D010D101D200D33、計(jì)算下列多路開關(guān)中P管和N管尺寸的比例關(guān)系。4、根據(jù)下列電路圖寫出SUM和C0的邏輯關(guān)系式，并根據(jù)輸入波形畫出其SUM和C0的輸出波形。5、計(jì)算下列逐位進(jìn)位加法器的延遲，并指出如何減小加法器的延遲。6、畫出傳輸門結(jié)構(gòu)全加器的電路圖，已知下圖中的P=AB。7、試分析下列桶型移位器各種sh輸入下的輸出情況。8、試分析下列對(duì)數(shù)移位器各種sh輸入下的輸出情況。第11章存儲(chǔ)器一、填空1可以把一個(gè)4Mb的SRAM設(shè)計(jì)成Hir

18、ose90由32塊組成的結(jié)構(gòu)，每一塊含有128Kb，由1024行和列的陣列構(gòu)成。行地址（X）、列地址（Y）、和塊地址（Z）分別為、位寬。2對(duì)一個(gè)512512的NORMOS，假設(shè)平均有50%的輸出是低電平，有一已設(shè)計(jì)電路的靜態(tài)電流大約等于0.21mA(輸出電壓為1.5V時(shí))，則總靜態(tài)功耗為，就從計(jì)算得到的功耗看，這個(gè)電路設(shè)計(jì)的（“好”或“差”）。3.一般的，存儲(chǔ)器由、和三部分組成。4半導(dǎo)體存儲(chǔ)器按功能可分為：和；非揮發(fā)存儲(chǔ)器有、和；二、解答題1確定圖1中ROM中存放地址0，1，2和3處和數(shù)據(jù)值。并以字線WL0為例，說明原理。圖1一個(gè)44的ORROM2畫一個(gè)22的MOSOR型ROM單元陣列，要求地

19、址0，1中存儲(chǔ)的數(shù)據(jù)值分別為01和00。并簡述工作原理。3.確定圖2中ROM中存放地址0，1，2和3處的數(shù)據(jù)值。并簡述工作原理。圖2一個(gè)44的NORROM4畫一個(gè)22的MOSNOR型ROM單元陣列，要求地址0，1中存儲(chǔ)的數(shù)據(jù)值分別為01和01。并簡述工作原理。5如圖3為一個(gè)44的NORROM，假設(shè)此電路采用標(biāo)準(zhǔn)的0.25mCMOS工藝實(shí)現(xiàn),確定PMOS上拉器件尺寸使最壞的情況下VOL值不會(huì)高于1.5V(電源電壓為2.5V)。這相當(dāng)于字線擺為1V。NMOS尺寸取(W/L)=4/2。圖3一個(gè)44的NORROM6.確定圖4中ROM中存放地址0，1，2和3處和數(shù)據(jù)值。并簡述工作原理。圖4一個(gè)44的NA

20、NDROM7畫一個(gè)22的MOSNAND型ROM單元陣列，要求地址0，1中存儲(chǔ)的數(shù)據(jù)值分別為10和10。并簡述工作原理。8.預(yù)充電雖然在NORROM中工作得很好，但它應(yīng)用到NANDROM時(shí)卻會(huì)出現(xiàn)某些嚴(yán)重的問題。請(qǐng)解釋這是為什么？9.sram，flashmemory，及dram的區(qū)別？10.給出單管DRAM的原理圖。并按圖中已給出的波形畫出X波形和BL波形，并大致標(biāo)出電壓值。11試問單管DRAM單元的讀出是不是破壞性的？怎樣補(bǔ)充這一不足？（選作）有什么辦法提高refreshtime？12.給出三管DRAM的原理圖。并按圖中已給出的波形畫出X和BL1波形，并大致標(biāo)出電壓值。（選作）試問有什么辦法提

21、高refreshtime？13對(duì)1TDRAM，假設(shè)位線電容為1pF，位線預(yù)充電電壓為1.25V。在存儲(chǔ)數(shù)據(jù)為1和0時(shí)單元電容Cs（50fF）上的電壓分別等于1.9V和0V。這相當(dāng)于電荷傳遞速率為4.8%。求讀操作期間位線上的電壓擺幅。14.給出一管單元DRAM的原理圖，并給出版圖。15以下兩圖屬于同類型存儲(chǔ)器單元。試回答以下問題：（1）：它們兩個(gè)都是哪一種類型存儲(chǔ)器單元？分別是什么類型的？（2）：這兩種存儲(chǔ)單元有什么區(qū)別？分別簡述工作原理。16畫出六管單元的SRAM晶體管級(jí)原理圖。并簡述其原理。第12章模擬集成電路基礎(chǔ)1.如圖1.1所示的電路，畫出跨導(dǎo)對(duì)VDS的函數(shù)曲線。圖1.12.如圖1.3

22、所示，假設(shè)0.6V,=0.4V,而=0.7V。如果從到0變化，畫出漏電流的曲線。圖1.33保持所有其他參數(shù)不變，對(duì)于L=L1和L=2L1，畫出MOSFET的隨變化的特性曲線。4什么叫做亞閾值導(dǎo)電效應(yīng)？并簡單畫出log-特性曲線。5畫出圖1.7中M1的和隨偏置電流I1的變化草圖。圖1.76.假設(shè)圖1.9中的M1被偏置到飽和區(qū)，計(jì)算電路的小信號(hào)電壓增益。圖1.97比較工作在線性區(qū)和飽和區(qū)的MOS為負(fù)載時(shí)的共源級(jí)的輸出特性。8在圖1.10（a）所示的源跟隨器電路中，已知=20/0.5，I1=200,=0.6V,=0.7V,=50/V2和=0.4V。計(jì)算時(shí)的。如果I1用圖1.10（b）中的M2來實(shí)現(xiàn)，

23、求出維持M2工作在飽和區(qū)時(shí)的最小值。圖1.10（a）圖1.10（b）9如圖1.11所示，晶體管M1得到輸入電壓的變化V，并按比例傳送電流至50的傳輸線上。在圖1.11（a）中，傳輸線的另一端接一個(gè)50的電阻；在圖1.11（b）中，傳輸線的另一端接一個(gè)共柵極。假設(shè)。計(jì)算在低頻情況下，兩種接法的增益。圖1.11（a）圖1.11（b）10什么是差動(dòng)信號(hào)？簡單舉例說明利用差動(dòng)信號(hào)的優(yōu)勢(shì)。11在圖1.12所示的電路中，M2管的寬度是M1的兩倍。計(jì)算和的偏置值相等時(shí)的小信號(hào)增益。圖1.1212圖1.13電路中，用一個(gè)電阻而不是電流源來提供1mA的尾電流。已知：25/0.5，=0.6V,=50/V2，=3V

24、。如果上的壓降保持在0.5V，則輸入共模電壓應(yīng)為多少？計(jì)算差模增益等于5時(shí)的值。圖1.1313在圖1.14（a）中，假設(shè)所有的晶體管都相同，畫出當(dāng)從一個(gè)大的正值下降時(shí)和的草圖。圖1.14（a）14在圖1.15中，如果所有的管子都工作在飽和區(qū)，忽略溝道長度調(diào)制，求M4的漏電流。16假設(shè)圖1.16中所有的晶體管都工作在飽和區(qū)，且=，求的表達(dá)式。圖1.15圖1.1617.簡要敘述與溫度無關(guān)的帶隙基準(zhǔn)電壓源電路的基本原理。18.圖11.17中，電路被設(shè)計(jì)成額定增益為10，即1=10。要求增益誤差為1，確定的最小值。圖1.17第13章A/D、D/A變換器1.簡單給出D/A變換器的基本原理2.給出DAC的

25、主要技術(shù)指標(biāo)及含義。3試比較幾種常用的DAC的優(yōu)缺點(diǎn)。4一個(gè)D/A變換器有10V的滿量程輸出，且分辨率小于40mV，問此D/A變換器至少需要多少位？5在圖2.1中所示的T型D/A變換器中，設(shè)N8，10V。當(dāng)輸入分別為10000000及01111111時(shí)，求輸出電壓值。圖2.16.畫出一個(gè)簡單的用傳輸門實(shí)現(xiàn)的電壓定標(biāo)的3位DAC。7D/A變換器的設(shè)計(jì)原則應(yīng)從幾個(gè)方面權(quán)衡。8簡單給出A/D變換器的基本原理。9給出ADC的主要技術(shù)指標(biāo)及含義。10試比較幾中常用A/D變換器的優(yōu)缺點(diǎn)，并指出它們?cè)谠砩细饔泻翁攸c(diǎn)。11一個(gè)4位逐次逼近型A/D變換器，若滿量程電壓為5V，請(qǐng)畫出輸入電壓為2.8V時(shí)的判決圖

26、。第二部分參考答案第0章緒論1.通過一系列的加工工藝，將晶體管，二極管等有源器件和電阻，電容等無源元件，按一定電路互連。集成在一塊半導(dǎo)體基片上。封裝在一個(gè)外殼內(nèi)，執(zhí)行特定的電路或系統(tǒng)功能。2.小規(guī)模集成電路（SSI），中規(guī)模集成電路（MSI），大規(guī)模集成電路（VSI），超大規(guī)模集成電路（VLSI），特大規(guī)模集成電路（ULSI），巨大規(guī)模集成電路（GSI）3.雙極型（BJT）集成電路，單極型（MOS）集成電路，Bi-CMOS型集成電路。4.數(shù)字集成電路，模擬集成電路，數(shù)?；旌霞呻娐贰?.集成電路中半導(dǎo)體器件的最小尺寸如MOSFET的最小溝道長度。是衡量集成電路加工和設(shè)計(jì)水平的重要標(biāo)志。它的減小

27、使得芯片集成度的直接提高。6.名詞解釋：集成度：一個(gè)芯片上容納的晶體管的數(shù)目wafersize：指包含成千上百個(gè)芯片的大圓硅片的直徑diesize：指沒有封裝的單個(gè)集成電路摩爾定律：集成電路的芯片的集成度三年每三年提四倍而加工尺寸縮小倍。第1章集成電路的基本制造工藝1.減小集電極串聯(lián)電阻，減小寄生PNP管的影響2.電阻率過大將增大集電極串聯(lián)電阻，擴(kuò)大飽和壓降，若過小耐壓低，結(jié)電容增大，且外延時(shí)下推大3.第一次光刻：N+隱埋層擴(kuò)散孔光刻第二次光刻：P隔離擴(kuò)散孔光刻第三次光刻：P型基區(qū)擴(kuò)散孔光刻第四次光刻：N+發(fā)射區(qū)擴(kuò)散孔光刻第五次光刻：引線孔光刻第六次光刻：反刻鋁4.P阱光刻，光刻有源區(qū)，光刻多

28、晶硅，P+區(qū)光刻，N+區(qū)光刻，光刻接觸孔，光刻鋁線5.NPN晶體管電流增益小，集電極串聯(lián)電阻大，NPN管的C極只能接固定電位6.首先NPN具有較薄的基區(qū)，提高了其性能：N阱使得NPN管C極與襯底斷開，可根據(jù)電路需要接任意電位。缺點(diǎn)：集電極串聯(lián)電阻還是太大，影響其雙極器件的驅(qū)動(dòng)能力。改進(jìn)方法在N阱里加隱埋層，使NPN管的集電極電阻減小。提高器件的抗閂鎖效應(yīng)。7.BECnn+p+Sn+-BLPp+n+pBECSpp+nn+n+8.第2章集成電路中的晶體管及其寄生效應(yīng)1.PNP管為四層三結(jié)晶體管的寄生晶體管，當(dāng)NPN晶體管工作在正向工作區(qū)時(shí)，即NPN的發(fā)射極正偏，集電極反偏，那么寄生晶體管的發(fā)射極反

29、偏所以它就截止，對(duì)電路沒有影響。當(dāng)NPN處于反向工作區(qū)時(shí)，寄生管子工作在正向工作區(qū)，它的影響不能忽略。當(dāng)NPN工作在飽和區(qū)時(shí)寄生晶體管也工作在正向工作區(qū)，它減小了集電極電流，使反向NPN的發(fā)射極電流作為無用電流流向襯底。此時(shí)寄生效應(yīng)也不能忽略2.在實(shí)際的集成晶體管中存在著點(diǎn)和存儲(chǔ)效應(yīng)和從晶體管有效基區(qū)晶體管要引出端之間的歐姆體電阻，他們會(huì)對(duì)晶體管的工作產(chǎn)生影響。3.MOS晶體管的有源寄生效應(yīng)是指MOS集成電路中存在的一些不希望的寄生雙極晶體管、場(chǎng)區(qū)寄生MOS管和寄生PNPN（閂鎖效應(yīng)），這些效應(yīng)對(duì)MOS器件的工作穩(wěn)定性產(chǎn)生極大的影響。4.在單阱工藝的MOS器件中（P阱為例），由于NMOS管源與

30、襯底組成PN結(jié)，而PMOS管的源與襯底也構(gòu)成一個(gè)PN結(jié)，兩個(gè)PN結(jié)串聯(lián)組成PNPN結(jié)構(gòu)，即兩個(gè)寄生三極管(NPN和PNP)，一旦有因素使得寄生三極管有一個(gè)微弱導(dǎo)通，兩者的正反饋使得電流積聚增加，產(chǎn)生自鎖現(xiàn)象。影響：產(chǎn)生自鎖后，如果電源能提供足夠大的電流，則由于電流過大，電路將被燒毀。5.版圖設(shè)計(jì)時(shí)：為減小寄生電阻Rs和Rw，版圖設(shè)計(jì)時(shí)采用雙阱工藝、多增加電源和地接觸孔數(shù)目，加粗電源線和地線，對(duì)接觸進(jìn)行合理規(guī)劃布局，減小有害的電位梯度；工藝設(shè)計(jì)時(shí)：降低寄生三極管的電流放大倍數(shù)：以N阱CMOS為例，為降低兩晶體管的放大倍數(shù)，有效提高抗自鎖的能力，注意擴(kuò)散濃度的控制。為減小寄生PNP管的寄生電阻Rs

31、，可在高濃度硅上外延低濃度硅作為襯底，抑制自鎖效應(yīng)。工藝上采用深阱擴(kuò)散增加基區(qū)寬度可以有效降低寄生NPN管的放大倍數(shù)；具體應(yīng)用時(shí)：使用時(shí)盡量避免各種串?dāng)_的引入，注意輸出電流不易過大。6.在第二次光刻生成有源區(qū)時(shí)，進(jìn)行場(chǎng)氧生長前進(jìn)行場(chǎng)區(qū)離子注入，提高寄生MOSFET的閾值電壓，使其不易開啟；增加場(chǎng)氧生長厚度，使寄生MOSFET的閾值電壓絕對(duì)值升高，不容易開啟。7.（1）增大基區(qū)寬度：由工藝決定；（2）使襯底可靠接地或電源。第3章集成電路中的無源元件1.雙極性集成電路中最常用的電阻器是基區(qū)擴(kuò)散電阻MOS集成電路中常用的電阻有多晶硅電阻和用MOS管形成的電阻。2.反偏PN結(jié)電容和MOS電容器。3.基

32、區(qū)薄層電阻擴(kuò)散完成后，還有多道高溫處理工序，所以雜質(zhì)會(huì)進(jìn)一步往里邊推，同時(shí)表面的硅會(huì)進(jìn)一步氧化。形成管子后，實(shí)際電阻比原來要高，所以需要修正。4.長時(shí)間較的電流流過鋁條，會(huì)產(chǎn)生鋁的電遷移的現(xiàn)象，結(jié)果是連線的一端生晶須，另一端則產(chǎn)生空洞，嚴(yán)重時(shí)甚至?xí)嗔选?.r(L/W)=R=1KL/W=5I=V/R=1mAP=(I*I*r)/(WL)公式變形W=6.32注意：這里各單位間的關(guān)系，寬度是微米時(shí)，要求電流為毫安，功率的單位也要化成相應(yīng)的微米單位。第4章TTL電路1.名詞解釋電壓傳輸特性：指電路的輸出電壓VO隨輸入電壓Vi變化而變化的性質(zhì)或關(guān)系（可用曲線表示，與晶體管電壓傳輸特性相似）。開門/關(guān)門電

33、平：開門電平VIHmin-為保證輸出為額定低電平時(shí)的最小輸入高電平(VON)；關(guān)門電平VILmax-為保證輸出為額定高電平時(shí)的最大輸入低電平(VOFF)。邏輯擺幅：-輸出電平的最大變化區(qū)間，VL=VOH-VOL。過渡區(qū)寬度：輸出不確定區(qū)域（非靜態(tài)區(qū)域）寬度，VW=VIHmin-VILmax。輸入短路電流IIL-指電路被測(cè)輸入端接地，而其它輸入端開路時(shí)，流過接地輸入端的電流。輸入漏電流（拉電流，高電平輸入電流，輸入交叉漏電流）IIH-指電路被測(cè)輸入端接高電平，而其它輸入端接地時(shí)，流過接高電平輸入端的電流。靜態(tài)功耗-指某穩(wěn)定狀態(tài)下消耗的功率，是電源電壓與電源電流之乘積。電路有兩個(gè)穩(wěn)態(tài)，則有導(dǎo)通功耗

34、和截止功耗，電路靜態(tài)功耗取兩者平均值，稱為平均靜態(tài)功耗。瞬態(tài)延遲時(shí)間td-從輸入電壓Vi上跳到輸出電壓Vo開始下降的時(shí)間間隔。Delay-延遲。瞬態(tài)下降時(shí)間tf-輸出電壓Vo從高電平VOH下降到低電平VOL的時(shí)間間隔。Fall-下降。瞬態(tài)存儲(chǔ)時(shí)間ts-從輸入電壓Vi下跳到輸出電壓Vo開始上升的時(shí)間間隔。Storage-存儲(chǔ)。瞬態(tài)上升時(shí)間tr-輸出電壓Vo從低電平VOL上升到高電平VOH的時(shí)間間隔。Rise-上升。瞬態(tài)導(dǎo)通延遲時(shí)間tPHL-（實(shí)用電路）從輸入電壓上升沿中點(diǎn)到輸出電壓下降沿中點(diǎn)所需要的時(shí)間。2.當(dāng)輸入端的信號(hào)，有任何一個(gè)低電平時(shí)：Q1飽和區(qū)Q2截至區(qū)Q3飽和區(qū)Q4截至區(qū)當(dāng)輸入端的信

35、號(hào)全部為高電平時(shí)：Q1反向區(qū)Q2飽和區(qū)Q3飽和區(qū)Q4飽和區(qū)3.Q5管影響最大，他不但影響截至?xí)r間，還影響導(dǎo)通時(shí)間。當(dāng)輸出從低電平向高電平轉(zhuǎn)化時(shí)，要求Q5快速退出飽和區(qū)，此時(shí)如果再導(dǎo)通時(shí)IB5越大，則保和深度約大，時(shí)間就越長。當(dāng)輸出從高電平向低電平轉(zhuǎn)化時(shí)，希望Q5快速的存儲(chǔ)的電荷放完，此時(shí)要求IB5盡可能的大。設(shè)計(jì)時(shí)，IB5的矛盾帶來了很大的困難。4.兩管與非門：輸出高電平低，瞬時(shí)特性差。四管與非門：輸出采用圖騰柱結(jié)構(gòu)Q3-D，由于D是多子器件，他會(huì)使Tplh明顯下降。D還起到了點(diǎn)評(píng)位移作用，提高了輸出電平。五管與非門：達(dá)林頓結(jié)構(gòu)作為輸出級(jí)，Q4也起到點(diǎn)評(píng)位移作用，達(dá)林頓電流增益大，輸出電阻小，

36、提高電路速度和高電平負(fù)載能力。四管和五管在瞬態(tài)中都是通過大電流減少Tplh.靜態(tài)中提高了負(fù)載能力和輸出電平。5.六管單元用有源泄放回路RB-RC-Q6代替了R3由于RB的存在，使Q6比Q5晚導(dǎo)通，所以Q2發(fā)射基的電流全部流入Q5的基極，是他們幾乎同時(shí)導(dǎo)通，改善了傳輸特性的矩形性，提高了抗干擾能力。當(dāng)Q5飽和后Q6將會(huì)替它分流，限制了Q5的飽和度提高了電路速度。在截至?xí)rQ6只能通過電阻復(fù)合掉存儲(chǔ)電荷，Q6比Q5晚截至，所以Q5快速退出飽和區(qū)。6.四管單元六管單元BC由于六管單元在用了有源泄放回路，使Q2-Q5同時(shí)導(dǎo)通，四管單元由于Q2進(jìn)入飽和后，電阻對(duì)Q5的基極電流有分流作用，四管單元此時(shí)是由于

37、Q2進(jìn)入飽和區(qū)而Q5還未進(jìn)入飽和區(qū)BC段是所對(duì)應(yīng)的傳輸特性曲線。所以說改善了傳輸特性的矩形性。7.輸出高電平偏低：VCE3和R5上的電壓過大，可以通過減小VCE3和IC3來實(shí)現(xiàn)。輸出高電平偏高：VCE5上的電壓偏高，可以通過增加IB5來增大Q5飽和度。8.當(dāng)電路直接并聯(lián)后，所有高電平的輸出電流全部灌入輸出低電平的管子，可能會(huì)使輸出低電平的管子燒壞。并會(huì)使數(shù)出低電平抬高，容易造成邏輯混亂。9.去掉TTL門的高電平的驅(qū)動(dòng)級(jí)，oc門輸出端用導(dǎo)線連接起來，接到一個(gè)公共的上拉電阻上，實(shí)施線與，此時(shí)就不會(huì)出此案大電流灌入，Q5不會(huì)使輸出低電平上升造成邏輯混亂。第5章MOS反相器1.答：公式：其中：為了消除

38、半導(dǎo)體和金屬的功函數(shù)差，金屬電極相對(duì)于半導(dǎo)體所需要加的外加電壓，一般情況下，金屬功函數(shù)值比半導(dǎo)體的小，一般為負(fù)。是開始出現(xiàn)強(qiáng)反型時(shí)半導(dǎo)體表面所需的表面勢(shì)，也就是跨在空間電荷區(qū)上的電壓降。對(duì)于NMOS數(shù)值為正是為了支撐半導(dǎo)體表面出現(xiàn)強(qiáng)反型所需要的體電荷所需要的外加電壓。于NMOS數(shù)值為正是為了把絕緣層中正電荷發(fā)出的電力線全部吸引到金屬電極一側(cè)所需加的外加電壓，對(duì)于絕緣層中的正電荷，需要加負(fù)電壓才能其拉到平帶，一般為負(fù)。是為了調(diào)節(jié)閾值電壓而注入的電荷產(chǎn)生的影響，對(duì)于NMOS，注入P型雜質(zhì)，為正值。2.答：器件的亞閾值特性是指在分析MOSFET時(shí)，當(dāng)Vgs0，源與襯底的PN結(jié)反偏，耗盡層電荷增加，要

39、維持原來的導(dǎo)電水平，必須使閾值電壓（絕對(duì)值）提高，即產(chǎn)生襯偏效應(yīng)。影響：使得PMOS閾值電壓向負(fù)方向變大，在同樣的柵源電壓和漏源電壓下其漏源電流減小。5.答：MOS晶體管存在速度飽和效應(yīng)。器件工作時(shí)，當(dāng)漏源電壓增大時(shí)，實(shí)際的反型層溝道長度逐漸減小，即溝道長度是漏源電壓的函數(shù)，這一效應(yīng)稱為“溝道長度調(diào)制效應(yīng)”。影響：當(dāng)漏源電壓增加時(shí)，速度飽和點(diǎn)在從漏端向源端移動(dòng)，使得漏源電流隨漏源電壓增加而增加，即飽和區(qū)D和S之間電流源非理想。6.答：晶體管開通后，其漏源電流隨著漏源電壓而變化。當(dāng)漏源電壓很小時(shí)，隨著漏源電壓的值的增大，溝道內(nèi)電場(chǎng)強(qiáng)度增加，電流隨之增大，呈現(xiàn)非飽和特性；而當(dāng)漏源電壓超過一定值時(shí)，

40、由于載流子速度飽和（短溝道）或者溝道夾斷（長溝道），其漏源電流基本不隨漏源電壓發(fā)生變化，產(chǎn)生飽和特性。7.答：VDSID非飽和區(qū)飽和區(qū)VDSsat=VGS-VTH非飽和區(qū)：條件：方程：飽和區(qū)：條件：方程：8.解：VinVoutVDDMIRLVinVT0時(shí)，MI處于截止?fàn)顟B(tài)，不產(chǎn)生任何漏極電流。隨著輸入電壓增加而超過VT0時(shí)，MI開始導(dǎo)通，漏極電流不再為0，由于漏源電壓VDS=Vout大于Vin-VT0，因而MI初始處于飽和狀態(tài)。隨著輸入電壓增加，漏極電流也在增加，輸出電壓Vout開始下降，最終，輸入電壓大于Vout+VT0，MI進(jìn)入線性工作區(qū)。在更大的輸入電壓下，輸出電壓繼續(xù)下降，MI仍處于線

41、性模式。傳輸特性曲線如圖示：VinVoutVOHVOL0dVout/dVin=-1dVout/dVin=-1VILVIH1）VinVT0時(shí)，MI截止，Vout=VOH=VDD2）Vin=VOH=VDD時(shí)，Vout=VOLMI：VGS=Vin=VDDVDS=Vout=VOLVDS1VinVout0VDDKNRL3）Vin=VIL時(shí),MI：VGS=Vin=VILVDS=VoutVDSVGS-VT0MI飽和導(dǎo)通IR=(VDD-Vout)/RLIM=1/2KN(VGS-VT0)2=1/2KN(Vin-VT0)2IM=IR，對(duì)Vin微分，得：-1/RL(dVout/dVin)=KN(Vin-VT0)dV

42、out/dVin=-1VIL=Vin=VT0+1/KNRL此時(shí)Vout=VDD-1/2KNRL4）Vin=VIH時(shí),MI：VGS=Vin=VIHVDS=VoutVDSVGS-VT0MI非飽和導(dǎo)通IR=(VDD-Vout)/RLIM=KN(VGS-VT0)VDS-1/2VDS2=KN(Vin-VT0)Vout-1/2Vout2IM=IR，對(duì)Vin微分，得：-1/RL(dVout/dVin)=KNVout+(Vin-VTH)dVout/dVin-Vout(dVout/dVin)dVout/dVin=-1VIH=Vin=VT0+2Vout-1/KNRL代回等式，得：Vout=VIH=VT0+-1/K

43、NRL9.解：Vout=VOL時(shí)，晶體管非飽和導(dǎo)通，Vin=VOH=VDD(VDD-Vout)/RL=KN（W/L）(VDD-VT0)VOL-1/2VOL2代值解得：RL（W/L）=2.05105可以選擇不同的W/L和RL值以滿足VOL=0.2V，在最終設(shè)計(jì)中二者的選取還需考慮其他因素，如電路功耗與硅片面積。表中列出了一些設(shè)計(jì)中W/L和RL可能的取值和對(duì)應(yīng)每種取值估算的平均直流功耗。W/LRL（K）PDCaverage(uW)1205.058.52102.5117.1368.4175.4451.3233.9541.0292.7634.2350.8由表可見，隨著RL的減小，直流功耗顯著增加，W/

44、L也同時(shí)增加。若考慮降低平均直流功耗，可選擇較小的寬長比W/L和較大的負(fù)載電阻RL，而制造較大的RL需要較大面積的硅區(qū)，則還需要在功耗和面積之間折中。10.解：KN=KN(W/L)=40uA/V2KNRL=8V-1VinVGSL-VTLML始終飽和導(dǎo)通Vout=VOH=VDD-VTL2）Vin=VDD時(shí)，Vout=VOLMI：VGSI=Vin=VDDVDSI=Vout=VOLVDSIVGSI-VTIMI非飽和導(dǎo)通IDSI=KNI(VGSI-VTI)VDSI-1/2VDSI2=KNI(VDD-VTI)VOL-1/2VOL2IDSL=1/2KNL(VGSL-VTL)2=1/2KNL(VDD-VOL

45、-VTL)2IDSI=IDSLVOL=gmL(VDD-VTL)/2gmI為使VOL0，要求gmLgmIVinVout0VDD-VTLgmL/gmI傳輸特性曲線如圖示：VinVoutVDD-VTLgmL(VDD-VTL)/2gmI015.VinVoutVDDMDMEGDS解：1）Vin=0，ME截止MD：耗盡型負(fù)載管VTDVGSD-VTDMD始終飽和導(dǎo)通Vout=VOH=VDD，改善了高電平傳輸特性2）Vin=VDD，Vout=VOLME：VGSE=Vin=VDDVDSE=Vout=VOLVDSEVGSE-VTEMI非飽和導(dǎo)通IDSE=KNE(VGSE-VTE)VDSE-1/2VDSE2=KNE

46、(VDD-VTE)VOL-1/2VOL2IDSD=1/2KND(VGSD-VTD)2=1/2KNDVTD2IDSI=IDSLVOL=VTD2KND/2KNE(VDD-VTE)低電平傳輸特性仍取決于兩管尺寸之比為使VOL0，要求KNDVGSN-VTNMN飽和導(dǎo)通IDSN=1/2KN(VGSN-VTN)2=1/2KN(VIL-VTN)2MP：-VGSP=VDD-Vin=VDD-VIL-VDSP=VDD-Vout-VDSP-VGSP(-VTP)MP非飽和導(dǎo)通IDSP=KP(-VGSP-|VTP|)(-VDSP)-1/2(-VDSP)2=KP(VDD-VIL-|VTP|)(VDD-Vout)-1/2(

47、VDD-Vout)2IDSN=IDSP，對(duì)VIL微分，得：KP(VDD-VIL-|VTP|)(-dVout/dVin)+(-1)(VDD-Vout)-(VDD-Vout)(-dVout/dVin)=KN(VIL-VTN)dVout/dVin=-1VIL=(2Vout+VTP-VDD+KRVTN)/(1+KR)其中KR=KN/KP2）Vin=VIHMN：VGSN=Vin=VIHVDSN=VoutVDSN-VGSP(-VTP)MP飽和導(dǎo)通IDSP=1/2KP(-VGSP-|VTP|)2=1/2KP(VDD-VIH-|VTP|)2IDSN=IDSP，對(duì)VIH微分，得：KN(VIH-VTN)(dVou

48、t/dVin)+Vout-Vout(dVout/dVin)=KP(VDD-VIH-|VTP|)dVout/dVin=-1VIH=VDD+VTP+KR(2Vout+VTN)/(1+KR)其中KR=KN/KP20.解：Vin=VM，NMOS、PMOS均飽和導(dǎo)通IDSN=1/2NCOX(W/L)N(VGSN-VTN)2=1/2KN(VM-VTN)2IDSP=1/2PCOX(W/L)P(-VGSP-|VTP|)2=1/2KP(VDD-VM-|VTP|)2由IDSN=IDSP得：VM=(VDD+VTP+VTN)/(1+)其中KR=KN/KP當(dāng)工藝確定，VDD、VTN、VTP、N、P均確定因而VM取決于兩

49、管的尺寸之比WN/WP21答：1）電子遷移率較大，是空穴遷移率的兩倍，即N=2P。2）根據(jù)邏輯閾值與晶體管尺寸的關(guān)系VMWP/WN，在VM較大的取值范圍中，WPWN。22.解：KR=KN/KP=2.5CMOS反相器的VOL=0V，VOH=VDD=3.3VVIL=(2Vout+VTP-VDD+KRVTN)/(1+KR)=0.57Vout-0.71Vin=VIL時(shí)，有1/2KN(VIL-VTN)2=KP(VDD-VIL-|VTP|)(VDD-Vout)-1/2(VDD-Vout)20.66Vout2+0.05Vout-6.65=0解得：Vout=3.14VVIL=1.08VVIH=VDD+VTP+

50、KR(2Vout+VTN)/(1+KR)=1.43Vout+1.17Vin=VIH時(shí)，有KN(VIH-VTN)Vout-1/2Vout2=1/2KP(VDD-VIH-|VTP|)22.61Vout2+6.94Vout-2.04=0解得：Vout=0.27VVIH=1.55VVNML=VIL-VOL=1.08VVNMH=VOH-VIH=1.75V23.解：KR=NCOX(W/L)N/pCOX(W/L)P=1.6對(duì)于CMOS反相器而言，VOL=0V，VOH=VDD=3.3VVIL=(2Vout+VTP-VDD+KRVTN)/(1+KR)=0.77Vout-1.17當(dāng)Vin=VIL時(shí)，NMOS飽和導(dǎo)

51、通，PMOS非飽和導(dǎo)通由IDSN=IDSP得：1/2KN(VIL-VTN)2=KP(VDD-VIL-|VTP|)(VDD-Vout)-1/2(VDD-Vout)22.04Vout2+8.30Vout-44.90=0解得：Vout=3.077VVIL=1.2V同理，VIH=VDD+VTP+KR(2Vout+VTN)/(1+KR)=1.23Vout+1.37當(dāng)Vin=VIH時(shí)，PMOS飽和導(dǎo)通，NMOS非飽和導(dǎo)通由IDSN=IDSP得：KN(VIH-VTN)Vout-1/2Vout2=1/2KP(VDD-VIH-|VTP|)25.53Vout2+24.62Vout-6.15=0解得：Vout=0.

52、24VVIH=1.66V該CMOS反相器的噪聲容限：VNML=VIL-VOL=1.2VVNMH=VOH-VIH=1.64V邏輯閾值：VM=(VDD+VTP+VTN)/(1+)=1.48V24.解：1）VM=(VDD+VTP+VTN)/(1+)即1.4=(3.3-0.7+0.6)/(1+)解得：KR=2.25KR=KN/KP=(NCOXWN/LN)/(PCOXWP/LP)即2.25=60WN/25WPWN/WP=0.93752）VTN、VTP在標(biāo)稱值有正負(fù)15%的變化則VTNmin=0.51VVTNmax=0.69VVTPmin=-0.805VVTPmax=-0.595VVMmin=(VDD+V

53、TPmin+VTNmin)/(1+)=1.304VVMmax=(VDD+VTPmax+VTNmax)/(1+)=1.496VVM：1.3041.496V25.答：有比反相器在輸出低電平時(shí)，驅(qū)動(dòng)管和負(fù)載管同時(shí)導(dǎo)通，其輸出低電平由驅(qū)動(dòng)管導(dǎo)通電阻和負(fù)載管導(dǎo)通電阻的分壓決定。為保持足夠低的低電平，兩個(gè)等效電阻應(yīng)保持一定的比值。當(dāng)驅(qū)動(dòng)管為增強(qiáng)型N溝MOSFET，負(fù)載管為電阻或增強(qiáng)型MOSFET或耗盡型MOSFET時(shí)，即E/R反相器、E/E反相器、E/D反相器屬于有比反相器。而無比反相器在輸出低電平時(shí)，只有驅(qū)動(dòng)管導(dǎo)通，負(fù)載管是截止的，理想情況下，輸出低電平為0。當(dāng)驅(qū)動(dòng)管為增強(qiáng)型N溝MOSFET，負(fù)載管為P

54、溝MOSFET時(shí)，即CMOS反相器即屬于無比反相器，具有理想的輸入低電平0。26.答：對(duì)于CMOS反相器，靜態(tài)功耗是指當(dāng)輸入為0或VDD時(shí)，NMOS和PMOS總是一個(gè)導(dǎo)通、一個(gè)截止，沒有從VDD到VSS的直流通路，也沒有電流流入柵極，功耗幾乎為0。動(dòng)態(tài)功耗包括短路電流功耗和瞬態(tài)功耗。短路電流功耗是指輸入由0跳變到1或由1跳變到0的瞬變過程中，NMOS和PMOS都導(dǎo)通，存在從VDD到VSS的電流通路。瞬態(tài)功耗是指電路開關(guān)動(dòng)作時(shí)，對(duì)輸出端負(fù)載電容進(jìn)行充放電引起的功耗。27.解：VinVouttttPLHtPHLtftr50%50%50%50%90%90%10%10%圖中，導(dǎo)通延遲時(shí)間為tPHL，截

55、止延遲時(shí)間為tPLH延遲時(shí)間tpd=(tPHL+tPLH)/2上升時(shí)間tr=2CL/KNVDDKN=NCOX(W/L)N下降時(shí)間tf=2CL/KPVDDKP=PCOX(W/L)P若希望tr=tf，則要求WP=2WN第6章CMOS靜態(tài)邏輯門1.解：AVDDBVDDAABBVDDF2.解：全加器的求和輸出Sum和進(jìn)位信號(hào)Carry表示為三個(gè)輸入信號(hào)A、B、C的函數(shù)：Sum=ABC=Carry(A+B+C)+ABCCarry=(A+B)C+ABABBVDDDAAAAAAAVDDDBBBBBBCCCCCCCarrySum3.解：標(biāo)準(zhǔn)反相器的導(dǎo)電因子為KN=KP邏輯門KN1=KN2=KN，KP1=KP2

56、=KPA=B=0時(shí)，上拉管的等效導(dǎo)電因子Keffp=KP/2A=0，B=1或A=1，B=0時(shí)，下拉管的等效導(dǎo)電因子Keffn=KNA=B=1時(shí)，下拉管的等效導(dǎo)電因子Keffn=2KN在最壞的工作條件下，即1）2），應(yīng)使Keffn=KN=KN，Keffp=KP/2=KPKN=KP即2NCOX(W/L)N=PCOX(W/L)PWP/WN=2N/P=5為保證最壞工作條件下，各邏輯門的驅(qū)動(dòng)能力與標(biāo)準(zhǔn)反相器的特性相同，要求P管的溝道長度比N管大5倍以上。4.解：AABBDDCCVDDF標(biāo)準(zhǔn)反相器的導(dǎo)電因子為KN=KP邏輯門KN1=KN2=KN3=KN4=KN，KP1=KP2=KP3=KP4=KP1）AB

57、CD=0時(shí)，上拉管的等效導(dǎo)電因子Keffp=KP2）A、B、C、D中有一個(gè)為1時(shí)，上拉管的等效導(dǎo)電因子Keffp=2/3KP3）A、B中有一個(gè)為1且C、D中有一個(gè)為1時(shí)，上拉管的等效導(dǎo)電因子Keffp=KP/24）ABCD=1時(shí)，下拉管的等效導(dǎo)電因子Keffn=KN5）AB、CD中有一個(gè)為1時(shí)，下拉管的等效導(dǎo)電因子Keffn=KN/2在最壞的工作條件下，即3）5），應(yīng)使Keffn=KN/2=KN，Keffp=KP/2=KPKN=KP即NCOX(W/L)N=PCOX(W/L)PWP/WN=N/P=2.5要求P管的尺寸比N管大2.5倍以上。5.答：CMOS靜態(tài)邏輯門的功耗包括靜態(tài)功耗和動(dòng)態(tài)功耗。靜

58、態(tài)功耗幾乎為0。但對(duì)于深亞微米器件，存在泄漏電流引起的功耗，此泄漏電流包括柵極漏電流、亞閾值漏電流及漏極擴(kuò)散結(jié)漏電流。動(dòng)態(tài)功耗包括短路電流功耗，即切換電源時(shí)地線間的短路電流功耗和瞬態(tài)功耗，即電容充放電引起的功耗兩部分。6.答：電路的功耗主要由動(dòng)態(tài)功耗決定，而動(dòng)態(tài)功耗取決于負(fù)載電容、電源電壓和時(shí)鐘頻率，所以減少負(fù)載電容，降低電源電壓，降低開關(guān)活動(dòng)性是有效降低電路功耗的方法。7.解：1=(80+10/3CR)+（0+CR)=90+13/3CR2=（40+2CR）+（20+5/3CR）=60+11/3CR因而第二種組合邏輯速度更快。第7章傳輸門邏輯一、填空1寫出傳輸門電路主要的三種類型和他們的缺點(diǎn)：

59、（1），缺點(diǎn)：；（2），缺點(diǎn)：；（3），缺點(diǎn)：。答案：NMOS傳輸門，不能正確傳輸高電平，PMOS傳輸門，不能正確傳輸?shù)碗娖?，CMOS傳輸門，電路規(guī)模較大。2傳輸門邏輯電路的振幅會(huì)由于減小，信號(hào)的也較復(fù)雜，在多段接續(xù)時(shí)，一般要插入。答案：閾值損失，傳輸延遲，反相器。3.一般的說，傳輸門邏輯電路適合邏輯的電路。比如常用的和。答案：異或，加法器，多路選擇器二、解答題1分析下面?zhèn)鬏旈T電路的邏輯功能，并說明方塊標(biāo)明的MOS管的作用。答案：根據(jù)真值表可知，電路實(shí)現(xiàn)的是OUT=AB的與門邏輯，方塊標(biāo)明的MOS管起到了電荷保持電路的功能。2.根據(jù)下面的電路回答問題：分析電路，說明電路的B區(qū)域完成的是什么功能

60、，設(shè)計(jì)該部分電路是為了解決NMOS傳輸門電路的什么問題？答案：當(dāng)傳輸高電平時(shí)，節(jié)點(diǎn)n1電位升高，當(dāng)電位大于反向器IV1的邏輯閾值時(shí)，反向器輸出低電平，此低電平加在P1管上，P1管導(dǎo)通，n1的電位可以上升到VDD。當(dāng)傳輸?shù)碗娖綍r(shí)，節(jié)點(diǎn)n1電位較低，當(dāng)電位小于反向器IV1的邏輯閾值時(shí)，反向器輸出高電平，此高電平加在P1管上，P1管截止，n1的電位保持傳輸來的低電平。說明B部分電路具有電荷保持電路的功能。設(shè)計(jì)該部分電路是為了解決NMOS傳輸門電路由于閾值電壓不能正確傳輸高電平的問題。3假定反向器在理想的VDD/2時(shí)轉(zhuǎn)換,忽略溝道長度調(diào)制和寄生效應(yīng)，根據(jù)下面的傳輸門電路原理圖回答問題。（1）電路的功能