基本門電路和數(shù)值比較器的設(shè)計

1、蘇州大學(xué)電子信息科學(xué)與技術(shù)課程設(shè)計報告智力競賽搶答答器種子和大樹相遇學(xué)院專業(yè)班級XXXXXXX學(xué)號XXXXXXXX學(xué)生姓名種子和大樹相遇指導(dǎo)教師XXX課程成績完成日期20 xx年x月xx日課程設(shè)計任務(wù)書XXX學(xué)院XX專業(yè)課程名稱XX時間XX學(xué)生姓名XXX指導(dǎo)老師XXX題目基本門電路和數(shù)值比較器的設(shè)計主要內(nèi)容：利用VHDL設(shè)計基本門電路和數(shù)值比較電路模塊，并使用EDA工具對各模塊進(jìn)行仿真驗(yàn)證?；鹃T電路模塊中包含與門、或門、異或門等6個基本電路。數(shù)值比較器模塊用來實(shí)現(xiàn)兩個數(shù)值比較，結(jié)果用特定的二進(jìn)制編碼來表Z示O要求：（1）通過設(shè)計計算機(jī)各組成部件的器件、設(shè)計指令系統(tǒng)及對應(yīng)的模型機(jī)、做復(fù)雜模型機(jī)

2、的實(shí)驗(yàn)，CPU系統(tǒng)與存儲器擴(kuò)展設(shè)計、接口技術(shù)應(yīng)用設(shè)計等課題，掌握計算機(jī)組成和接口技術(shù)的基本分析方法和設(shè)計方法,加深和鞏固對理論教學(xué)和實(shí)驗(yàn)教學(xué)內(nèi)容的掌握，進(jìn)步建立計算機(jī)系統(tǒng)整體概念，初步掌握微機(jī)硬件開發(fā)方法，為以后進(jìn)行實(shí)際的計算機(jī)軟、硬件應(yīng)用開發(fā)打下良好的基礎(chǔ)。（2）熟練操作設(shè)計所用的軟硬件系統(tǒng)：TDN-CM+實(shí)驗(yàn)系統(tǒng)或EDA軟件。（3）按要求編寫課程設(shè)計報告，正確繪制程序流程圖、實(shí)驗(yàn)接線圖等，正確闡述設(shè)計原理、方法和實(shí)驗(yàn)結(jié)果。（4）通過課程設(shè)計培養(yǎng)學(xué)生嚴(yán)謹(jǐn)?shù)目茖W(xué)態(tài)度，認(rèn)真地工作作風(fēng)和團(tuán)隊協(xié)作精神。（5）在老師的指導(dǎo)下，要求每個學(xué)生獨(dú)立完成課程設(shè)計報告的全部內(nèi)容。應(yīng)當(dāng)提交的文件：（1）課程設(shè)計報

3、告。（2）課程設(shè)計附件（源程序、各類圖紙、實(shí)驗(yàn)數(shù)據(jù)、運(yùn)行截圖等）。課程設(shè)計成績評定學(xué)院XXXXXXXXXXX專業(yè)XX班級XX學(xué)號XX學(xué)生姓名XXX指導(dǎo)教師XXX課程成績完成日期2008.1.18指導(dǎo)教師對學(xué)生在課程設(shè)計中的評價評分項(xiàng)目優(yōu)良中及格不及格課程設(shè)計中的創(chuàng)造性成果學(xué)生掌握課程內(nèi)容的程度課程設(shè)計完成情況課程設(shè)計動手能力文字表達(dá)學(xué)習(xí)態(tài)度規(guī)范要求課程設(shè)計論文的質(zhì)量指導(dǎo)教師對課程設(shè)計的評定意見基本門電路和數(shù)值比較器的設(shè)計學(xué)生姓名：XXX指導(dǎo)老師：XXX摘要系統(tǒng)采用EDA技術(shù)設(shè)計基本門電路和數(shù)值比較器中的兩個部分，基本門電路模塊中包含與門、或門、異或門等6個基本電路。數(shù)值比較器模塊用來實(shí)現(xiàn)兩個數(shù)

4、值比較，結(jié)果用特定的二進(jìn)制編碼來表示。系統(tǒng)采用硬件描述語言VHDL把電路按模塊化方式進(jìn)行設(shè)計，然后進(jìn)行編程、時序仿真等。各個模塊的結(jié)構(gòu)簡單，使用方便，具有一定的應(yīng)用價值。關(guān)鍵字門電路；EDA；VHDL；數(shù)值比較目錄TOC o 1-5 h z引言1 HYPERLINK l bookmark18 1.1設(shè)計的目的1 HYPERLINK l bookmark20 1.2設(shè)計的基本內(nèi)容1 HYPERLINK l bookmark22 EDA、VHDL簡介1 HYPERLINK l bookmark24 2.1EDA技術(shù)1 HYPERLINK l bookmark26 2.2硬件描述語言VHDL2 HY

5、PERLINK l bookmark30 設(shè)計規(guī)劃過程4 HYPERLINK l bookmark32 3.1基本門電路工作原理4 HYPERLINK l bookmark34 3.2數(shù)值比較器的工作原理4 HYPERLINK l bookmark36 3.3課程設(shè)計中各個模塊的設(shè)計5 HYPERLINK l bookmark44 結(jié)束語8 HYPERLINK l bookmark48 參考文獻(xiàn)10 HYPERLINK l bookmark56 附錄11基本門電路和數(shù)值比較器的設(shè)計第 頁共14頁基本門電路和數(shù)值比較器的設(shè)計第 頁共14頁1引言20世紀(jì)60年代初，美國德克薩斯儀器公司TI（Tex

6、asInstruments）將各種基本邏輯電路以及連線制作在一片體積很小的硅片上，經(jīng)過封裝后提供給用戶使用，這就是集成電路。從先前的采用半導(dǎo)體技術(shù)實(shí)現(xiàn)的計算機(jī)到現(xiàn)在廣泛應(yīng)用的采用高集成度芯片實(shí)現(xiàn)的計算機(jī)?；鹃T電路和數(shù)值比較器作為計算機(jī)原理中的一個元件，因而成為深入研究和了解基本邏輯電路的基石。本設(shè)計主要介紹的是一個基于超高速硬件描述語言VHDL對基本門電路和數(shù)值比較器電路進(jìn)行編程實(shí)現(xiàn)。設(shè)計的目的本次設(shè)計的目的就是在掌握EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，深入了解計算機(jī)組成的一些基本原理。并以計算機(jī)組成原理為指導(dǎo)，掌握計算機(jī)基本門電路和數(shù)值比較器電路的設(shè)計方法和思想。通過學(xué)習(xí)的VHDL語言結(jié)合

7、所學(xué)的計算機(jī)組成原理知識，理論聯(lián)系實(shí)際，提高IC設(shè)計能力，提高分析、解決計算機(jī)技術(shù)實(shí)際問題的獨(dú)立工作能力。設(shè)計的基本內(nèi)容利用VHDL設(shè)計基本門電路和數(shù)值比較電路模塊，并使用EDA工具對各模塊進(jìn)行仿真驗(yàn)證。基本門電路模塊中包含與門、或門、異或門等6個基本電路。數(shù)值比較器模塊用來實(shí)現(xiàn)兩個數(shù)值比較，結(jié)果用特定的二進(jìn)制編碼來表示。2EDA、VHDL簡介2.1EDA技術(shù)EDA是電子設(shè)計自動化（ElectronicDesignAutomation）的縮寫，在20世紀(jì)90年代初從計算機(jī)輔助設(shè)計（CAD）、計算機(jī)輔助制造（CAM）、計算機(jī)輔助測試（CAT）和計算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)

8、就是以計算機(jī)為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計文件，然后由計算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可*性，減輕了設(shè)計者的勞動強(qiáng)度。2.2硬件描述語言一一VHDLVHDL的簡介VHDL語言是一種用于電路設(shè)計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言。但是，由于它在一定程度上滿足了當(dāng)時的設(shè)計需求，于是他在1987年成為AI/IEEE的標(biāo)準(zhǔn)（IEEESTD

9、1076-1987）。1993年更進(jìn)一步修訂，變得更加完備，成為AI/IEEE的AI/IEEESTD1076-1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。VHDL的英文全寫是：VHSIC（VeryHigheedIntegratedCircuit）HardwareDescriptiongLanguage.翻譯成中文就是超高速集成電路硬件描述語言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計中。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計ASIC。VHDL語言的特點(diǎn)應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計，有以下幾方面的特點(diǎn)

10、：（一）功能強(qiáng)大。VHDL具有功能強(qiáng)大的語言結(jié)構(gòu)。它可以用明確的代碼描述復(fù)雜的控制邏輯設(shè)計。并且具有多層次的設(shè)計描述功能，支持設(shè)計庫和可重復(fù)使用的元件生成。VHDL是一種設(shè)計、仿真和綜合的標(biāo)準(zhǔn)硬件描述語言。（二）可移植性。VHDL語言是一個標(biāo)準(zhǔn)語言，其設(shè)計描述可以為不同的EDA工具支持。它可以從一個仿真工具移植到另一個仿真工具，從一個綜合工具移植到另一個綜合工具，從一個工作平臺移植到另一個工作平臺。此外，通過更換庫再重新綜合很容易移植為ASIC設(shè)計。（三）獨(dú)立性。VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)。設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計。

11、程序設(shè)計的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的CPLD、FPGA及各種門陣列器件。（四）可操作性?；鹃T電路和數(shù)值比較器的設(shè)計第 頁共14頁基本門電路和數(shù)值比較器的設(shè)計第 頁共14頁圖3.2輸入輸出關(guān)系由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)構(gòu)。（五）靈活性。VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，有著豐富的仿真語句和庫函數(shù)。使其在任何大系統(tǒng)的設(shè)計中，隨時可對設(shè)計進(jìn)行仿真模擬。所以，即使在原離門級的高層次（即使設(shè)計尚未完成時），設(shè)計者就能夠?qū)φ麄€工程設(shè)計的結(jié)構(gòu)和功能的可行性進(jìn)行查

12、驗(yàn)，并做出決策。VHDL的設(shè)計流程用高級語言設(shè)計電路的流程：在用高級語言來設(shè)計電路時,主要的過程是這樣的：（1）使用文本編輯器輸入設(shè)計源文件（你可以使用任何一種文本編輯器。但是，為了提高輸入的效率，你可以用某些專用的編輯器，如：HdlEditor,TuborWriter或者一些EDA工具軟件集成的HDL編輯器）。（2）使用編譯工具編譯源文件。HDL的編譯器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的編譯器。（3）功能仿真。對于某些人而言，仿真這一步似乎是可有可無的。但是對于一個可靠的設(shè)計而言，任何設(shè)計最好都進(jìn)行

13、仿真，以保證設(shè)計的可靠性。另外，對于作為一個獨(dú)立的設(shè)計項(xiàng)目而言，仿真文件的提供足可以證明你設(shè)計的完整性。（4）綜合。綜合的目的是在于將設(shè)計的源文件由語言轉(zhuǎn)換為實(shí)際的電路。這一部分的最終目的是生成門電路級的網(wǎng)表（Netlist）。（5）布局、布線。這一步的目的是生成用于編程PROGRAMMING的編程文件。在這一步，將用到第（4）步生成的網(wǎng)表并根據(jù)CPLD/FPG廠商的器件容量，結(jié)構(gòu)等進(jìn)行布局、布線。這就好像在設(shè)計PCB時的布局布線一樣。先將各個設(shè)計中的門根據(jù)網(wǎng)表的內(nèi)容和器件的結(jié)構(gòu)放在器件的特定部位。然后，在根據(jù)網(wǎng)表中提供的各門的連接，把各個門的輸入輸出連接起來。最后，生成一個供編程的文件。這一

14、步同時還會加一些時序信息到你的設(shè)計項(xiàng)目中去，以便與你做后仿真。（6）后仿真。這一步主要是為了確定你的設(shè)計在經(jīng)過布局布線之后，是不是還滿足你的設(shè)計要求。如果設(shè)計的電路的時延滿足要求的話，則就編程了！3設(shè)計規(guī)劃過程3.1基本門電路工作原理使用VHDL中的關(guān)系運(yùn)算符實(shí)現(xiàn)各種門電路。門電路框圖如圖3.1所示。圖3.1基本門電路框圖數(shù)值比較器的工作原理利用IF_THEN_ELSE表達(dá)的VHDL順序語句的方式，描述了一個數(shù)值比較器的電路行為，真值表如圖3.2所示，實(shí)驗(yàn)?zāi)K如圖3.3所示。結(jié)構(gòu)體中的IF語句類似于軟件語言，比較符合人的思維，但寫像IF這樣的條件語句一定要注意條件的“完整性”與“不完整性”，“

15、完整”指列出了條件的所有可能及其對應(yīng)的操作。完整的條件語句只能構(gòu)成組合邏輯電路，不完整的條件語句將引進(jìn)寄存器，從而構(gòu)成時序電路。這兩者無所謂對錯，只是要根據(jù)自己的目的謹(jǐn)慎選擇。隨意寫出的IF或其他條件語句往往使綜合結(jié)果與自己的本意相差甚遠(yuǎn)。輸入輸出ABY1Y2Y3AB100A=B010AB000a3.Oy1b3.Oy2Y3圖3.3比較器的框圖3.3課程設(shè)計中各個模塊的設(shè)計課程設(shè)計中各個模塊由VHDL實(shí)現(xiàn)后，利用EDA工具對各模塊進(jìn)行了時序仿真(TimingSimulation),其目的是通過時序可以更清楚的了解程序的工作過程。1.基本門電路模塊基本門電路可由VHDL程序來實(shí)現(xiàn)，下面是其中的一段

16、VHDL代碼：process(clk,key)BEGINif(key=111111)thencnt01999999thencnt0=0;temp=key;elsecnt0cccccccbTHEN-aby1=1;y2=0;y3=0;ELSIFa=bTHEN-a=by1=0;y2=1;y3=0;ELSIFabTHEN-aby1=0;y2=0;y3EditorName:500.0ns600.0ns700.0nsHOy2口叵800基本門電路和數(shù)值比較器的設(shè)計第 頁共14頁基本門電路和數(shù)值比較器的設(shè)計第 頁共14頁對其仿真圖進(jìn)行仿真分析：a,b為輸入信號，yl,y2,y3為輸出信號。當(dāng)輸入信號a=1,b

17、=0時，輸出為ab,yl=l,y2二y3=0;當(dāng)輸入信號a=O,b=l時，輸出為ab,yl=0,y2=0,y3=l;當(dāng)輸入信號a=1,b=1時，輸出信號為a=b,y1=0,y2=1,y3=0。數(shù)值比較器的引腳分配圖如圖3.7所示：NodeNameDirectionLocationI/OBankVrefGroupI/OStandardReserved1a0InputPIN993E；3NLILVTTL(default)2alInputPINDO3E；3NLILVTTL(default)3Ja2InputPIN033E；3NLILVTTL(default)4Ja3InputPIN043E；3NLIL

18、VTTL(default)5b0Input3B3N0LVTTL(default)6blInputPIN3B3N0LVTTL(default)7b2InputPIN073B3N0LVTTL(default)8b3InputPIN訊3B3N0LVTTL(default)9妙ylOutputPIN973B3N0LVTTL(default)10妙y2OutputPIN983B3N0LVTTL(default)11妙y：3OutputPIN9斗3B3N1LVTTL(default)12n已網(wǎng)nod已BA圖3.7數(shù)值比較器的引腳分配圖結(jié)束語通過兩星期的緊張工作，最后完成了我的設(shè)計任務(wù)基于VHDL基本門電路

19、和數(shù)基本門電路和數(shù)值比較器的設(shè)計第9頁共14頁基本門電路和數(shù)值比較器的設(shè)計第9頁共14頁值比較器電路的設(shè)計。通過本次課程設(shè)計的學(xué)習(xí)，我深深的體會到設(shè)計課的重要性和目的性所在。本次設(shè)計課不僅僅培養(yǎng)了我們實(shí)際操作能力，也培養(yǎng)了我們靈活運(yùn)用課本知識，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計的能力。它不僅僅是一個學(xué)習(xí)新知識新方法的好機(jī)會，同時也是對我所學(xué)知識的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。希望學(xué)校以后多安排一些類似的實(shí)踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。在設(shè)計中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個小小的錯誤就會導(dǎo)致結(jié)果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設(shè)計和

20、設(shè)計中遇到的問題，也積累了一定的經(jīng)驗(yàn)，對以后從事集成電路設(shè)計工作會有一定的幫助。在應(yīng)用VHDL的過程中讓我真正領(lǐng)會到了其并行運(yùn)行與其他軟件（C語言）順序執(zhí)行的差別及其在電路設(shè)計上的優(yōu)越性。用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設(shè)計方法必將在未來的數(shù)字系統(tǒng)設(shè)計中發(fā)揮越來越重要的作用。致謝本設(shè)計是在XXX老師的精心指導(dǎo)和嚴(yán)格要求下完成的，從課題選擇到具體設(shè)計和基本門電路和數(shù)值比較器的設(shè)計第 頁共14頁基本門電路和數(shù)值比較器的設(shè)計第 頁共14頁調(diào)試，都得到肖老師的悉心指導(dǎo)，無不凝聚著肖老師的心血和汗水，她多次為我指點(diǎn)迷津，幫助我開拓設(shè)計思路，精心點(diǎn)撥、熱忱鼓勵。她淵博的知識、開闊的視野和敏銳的思維給了我深深的啟迪。通過這次課程設(shè)計我從肖老師