數(shù)字邏輯第八章+++可編程邏輯器件PLD

1、第八章 可編程邏輯器件PLD8-1 可編程邏輯器件PLD概述8-2 半導(dǎo)體存儲(chǔ)器8-3 可編程只讀存儲(chǔ)PROM和可編程邏輯陣列PLA8-4 可編程邏輯器件PAL和通用邏輯陣列GAL8/9/20221傳統(tǒng)的邏輯系統(tǒng)，當(dāng)規(guī)模增大時(shí) （SSI MSI)焊點(diǎn)多，可靠性下降系統(tǒng)規(guī)模增加成本升高功耗增加占用空間擴(kuò)大8/9/20222半定制標(biāo)準(zhǔn)單元（Standard Cell）門陣列（Gate Array）可編程邏輯器件（Programmable Logic Device，PLD）近年來(lái)PLD從芯片密度、速度等方面發(fā)展迅速，已成為一個(gè)重要分支。MAX7128S專用集成電路（簡(jiǎn)稱ASIC）系統(tǒng)放在一個(gè)芯片內(nèi)用

2、戶定制集成電路ASIC全定制（Full Custom Design IC廠商直接做出。如：表芯廠商做出半成品半定制（Semi-Custom Design IC）8/9/202238-1 可編程邏輯器件PLD概述PLD是70年代發(fā)展起來(lái)的新型邏輯器件，相繼出現(xiàn)ROM、PROM、PLA、PAL、GAL、EPLD和FPGA等，它們組成基本相似。一、PLD的基本結(jié)構(gòu)與門陣列或門陣列乘積項(xiàng)和項(xiàng)PLD主體輸入電路輸入信號(hào)互補(bǔ)輸入輸出電路輸出函數(shù)反饋輸入信號(hào)輸出既可以是低電平有效，又可以是高電平有效。 可由或陣列直接輸出，構(gòu)成組合方式輸出； 通過(guò)寄存器輸出，構(gòu)成時(shí)序方式輸出?？芍苯虞敵鲆部煞答伒捷斎?/9/

3、20224二、PLD的邏輯符號(hào)表示方法1.輸入緩沖器表示方法AAA2.與門和或門的表示方法ABCDF1固定連接編程連接F1=ABCABCDF2F2=B+C+DPLD具有較大的與或陣列，邏輯圖的畫法與傳統(tǒng)的畫法有所不同8/9/20225下圖列出了連接的三種特殊情況:1.輸入全編程，輸出為0。2.也可簡(jiǎn)單地對(duì)應(yīng)的與門中畫叉，因此E=D。3.乘積項(xiàng)與任何輸入信號(hào)都沒(méi)有接通，相當(dāng)與門輸出為1。注：F=1將導(dǎo)致關(guān)斷其它乘積項(xiàng)的輸出。8/9/20226下圖給出最簡(jiǎn)單的PROM電路圖，右圖是左圖的簡(jiǎn)化形式。實(shí)現(xiàn)的函數(shù)為：固定連接點(diǎn)（與）編程連接點(diǎn)（或）8/9/20227三、PLD的分類（1）與固定、或編程：

4、ROM和PROM（2）與或全編程：PLA（3）與編程、或固定：PAL、GAL1.與固定、或編程：與陣列全固定，即全譯碼；ROM和PROMPLD基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程分為三類：8/9/202282.與、或全編程： 代表器件是PLA（Programmable Logic Array），下圖給出了PLA的陣列結(jié)構(gòu)，在PLD中，它的靈活性最高。由于與或陣列均能編程的特點(diǎn)，在實(shí)現(xiàn)函數(shù)時(shí)，只需形成所需的乘積項(xiàng)，使陣列規(guī)模比PROM小得多。8/9/202293.與編程、或固定：代表器件PAL（Programmable Array Logic） 和GAL（Generic Array Logi

5、c）。，這種結(jié)構(gòu)中，或陣列固定若干個(gè)乘積項(xiàng)輸出，見(jiàn)下圖。8/9/202210四、PLD的性能特點(diǎn)采用PLD設(shè)計(jì)數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點(diǎn)： 1.減小系統(tǒng)體積：?jiǎn)纹琍LD有很高的密度，可容納中小規(guī)模集成電路的幾倍到十幾倍， 2.增強(qiáng)邏輯設(shè)計(jì)的靈活性：使用PLD器件設(shè)計(jì)的系統(tǒng)，可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制。 3.縮短設(shè)計(jì)周期：由于有可編程特性，用PLD設(shè)計(jì)一個(gè)系統(tǒng)所需時(shí)間比傳統(tǒng)方式大為縮短。 4.提高系統(tǒng)處理速度：用PLD與或兩級(jí)結(jié)構(gòu)實(shí)現(xiàn)任何邏輯功能，比用中小規(guī)模器件所需的邏輯級(jí)數(shù)少。這不僅簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，而且減少了級(jí)間延遲，提高了系統(tǒng)的處理速度。8/9/202211 7.系統(tǒng)具

6、有加密功能：某些PLD器件，如GAL或高密度可編程邏輯器件本身具有加密功能。設(shè)計(jì)者在設(shè)計(jì)時(shí)選中加密項(xiàng)，可編程邏輯器件就被加密，器件的邏輯功能無(wú)法被讀出，有效地防止邏輯系統(tǒng)被抄襲。 5.降低系統(tǒng)成本：由于PLD集成度高，測(cè)試與裝配的量大大減少，避免了改變邏輯帶來(lái)的重新設(shè)計(jì)和修改，有效地降低了成本。 6.提高系統(tǒng)的可靠性：用PLD器件設(shè)計(jì)的系統(tǒng)減少了芯片和印制板數(shù)量，增加了平均壽命, 減少相互間的連線，提高抗干擾能力，從而增加了系統(tǒng)的可靠性。8/9/202212五、用PLD實(shí)現(xiàn)邏輯電路的方法與過(guò)程 用可編程邏輯器件來(lái)設(shè)計(jì)電路需要相應(yīng)的開(kāi)發(fā)軟件平臺(tái)和編程器，可編程邏輯器件開(kāi)發(fā)軟件和相應(yīng)的編程器多種多

7、樣?？删幊踢壿嬈骷O(shè)計(jì)電路過(guò)程如下圖所示 電 路方 設(shè)案 計(jì)設(shè)計(jì)輸入優(yōu)化電路選擇器件編程 器時(shí) 件序 功檢 能查 特別是一些較高級(jí)的軟件平臺(tái)，一個(gè)系統(tǒng)除了方案設(shè)計(jì)和輸入電路外，其它功能都可用編程軟件自動(dòng)完成。8/9/202213 8.2 半導(dǎo)體存儲(chǔ)器 數(shù)字系統(tǒng)中用于存儲(chǔ)大量二進(jìn)制信息的器件是存儲(chǔ)器。半導(dǎo)體存儲(chǔ)器的優(yōu)點(diǎn)：容量大、體積小、功耗低、存取速度快、使用壽命長(zhǎng)等。半導(dǎo)體存儲(chǔ)器按照內(nèi)部信息的存取方式不同分為兩大類：1、只讀存儲(chǔ)器ROM。用于存放永久性的、不變的數(shù)據(jù)。2、隨機(jī)存取存儲(chǔ)器RAM。用于存放一些臨時(shí)性的數(shù)據(jù)或中間結(jié)果，需要經(jīng)常改變存儲(chǔ)內(nèi)容。8/9/202214一、隨機(jī)存取存儲(chǔ)器（RA

8、M） 隨機(jī)存取存儲(chǔ)器又叫隨機(jī)讀/寫存儲(chǔ)器，簡(jiǎn)稱RAM，指的是可以從任意選定的單元讀出數(shù)據(jù)，或?qū)?shù)據(jù)寫入任意選定的存儲(chǔ)單元。優(yōu)點(diǎn)：讀寫方便，使用靈活。缺點(diǎn)：掉電丟失信息。分類： SRAM （靜態(tài)隨機(jī)存取存儲(chǔ)器） DRAM （動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器）8/9/202215二、 只讀存儲(chǔ)器（ROM） 1. 固定ROM 只讀存儲(chǔ)器所存儲(chǔ)的內(nèi)容一般是固定不變的，正常工作時(shí)只能讀數(shù)，不能寫入，并且在斷電后不丟失其中存儲(chǔ)的內(nèi)容，故稱為只讀存儲(chǔ)器。ROM組成：地址譯碼器存儲(chǔ)矩陣輸出電路圖8-4 ROM結(jié)構(gòu)方框圖 8/9/202216 地址譯碼器有n個(gè)輸入端，有2n個(gè)輸出信息，每個(gè)輸出信息對(duì)應(yīng)一個(gè)信息單元，而每個(gè)單元

9、存放一個(gè)字，共有2n個(gè)字（W0、W1、W2n-1稱為字線）。 每個(gè)字有m位，每位對(duì)應(yīng)從D0、D1、Dm-1輸出（稱為位線）。 存儲(chǔ)器的容量是2nm(字線位線)個(gè)存儲(chǔ)單元。 ROM中的存儲(chǔ)體可以由二極管、三極管和MOS管來(lái)實(shí)現(xiàn)。8/9/202217圖8-5 二極管ROM圖8-6 字的讀出方法 在對(duì)應(yīng)的存儲(chǔ)單元內(nèi)存入的是1還是0，是由接入或不接入相應(yīng)的二極管來(lái)決定的。 8/9/202218存儲(chǔ)矩陣為了便于表達(dá)和設(shè)計(jì)，通常將圖8-5簡(jiǎn)化如圖8-7 所示。 圖8-7 44 ROM陣列圖 有存儲(chǔ)單元地址譯碼器圖8-5 二極管ROM8/9/202219在編程前，存儲(chǔ)矩陣中的全部存儲(chǔ)單元的熔絲都是連通的，即

10、每個(gè)單元存儲(chǔ)的都是1。 用戶可根據(jù)需要，借助一定的編程工具，將某些存儲(chǔ)單元上的熔絲用大電流燒斷，該單元存儲(chǔ)的內(nèi)容就變?yōu)?，此過(guò)程稱為編程。 熔絲燒斷后不能再接上，故PROM只能進(jìn)行一次編程。 2可編程只讀存儲(chǔ)器（PROM） 圖8-8 PROM的可編程存儲(chǔ)單元8/9/2022203可擦可編程ROM（EPROM） 最早出現(xiàn)的是用紫外線照射擦除的EPROM。 浮柵MOS管（簡(jiǎn)稱FAMOS管）的柵極被SiO2絕緣層隔離，呈浮置狀態(tài)，故稱浮柵。 當(dāng)浮柵帶負(fù)電荷時(shí)， FAMOS管處于導(dǎo)通狀態(tài)，源極漏極可看成短路，所存信息是0。 若浮柵上不帶有電荷，則FAMOS管截止，源極漏極間可視為開(kāi)路，所存信息是1。

11、8/9/202221圖8- 浮柵EPROM(a) 浮柵MOS管的結(jié)構(gòu) (b) EPROM存儲(chǔ)單元帶負(fù)電-導(dǎo)通-存0不帶電-截止-存1在對(duì)應(yīng)單元的漏極加上足夠高的負(fù)壓，使漏極與襯底之間的PN結(jié)擊穿，雪崩擊穿產(chǎn)生的高能電子穿過(guò)SiO2層堆積在浮置柵上，使FAMOS管導(dǎo)通。由于浮柵被絕緣的二氧化硅包著，編程時(shí)堆積的電子設(shè)有放電回路，故電荷不會(huì)消失，信息能夠長(zhǎng)期保存。如果用紫外線照射FAMOS管，則浮柵上積累的電子將形成光電流而泄放，從而導(dǎo)電溝道消失，管子又恢復(fù)截止?fàn)顟B(tài)。 8/9/202222EPROM典型芯片（27系列程序存儲(chǔ)器） 2764的編程 未用過(guò)的的2764芯片，內(nèi)部?jī)?nèi)容均為FFH，若為已經(jīng)

12、用過(guò)的芯片，需用紫外光照射射EPROM窗口15-20分鐘方能擦除，只有全部?jī)?nèi)容均為FFH才能予以編程。 標(biāo)準(zhǔn)編程方式：將EPROM插到專門的編程器上，Vcc加5V，Vpp加要求的高電壓(如+12.5V，+15V，+21V，+25V等)，而后加上要編程單元的地址，數(shù)據(jù)線上加上要寫入的數(shù)據(jù)，保持CE低電平，OE為高電平，上述信號(hào)全部達(dá)到穩(wěn)定后，在PGM端加上505ms的負(fù)脈沖，即可完成一個(gè)單元的寫入。每寫入一個(gè)單元后，重復(fù)上次操作即可完成整個(gè)芯片的寫入。其它條件不變，使OE變成低電平，可以讀出數(shù)據(jù)進(jìn)行校驗(yàn)，也可以全部寫完再校驗(yàn)。若發(fā)現(xiàn)有錯(cuò)，可重寫。標(biāo)準(zhǔn)方式編程的缺點(diǎn)是編程時(shí)間長(zhǎng),編程時(shí)間太寬,可因

13、功耗太大而損壞EPROM片。 快速編程方式：快速編程的出發(fā)點(diǎn)是用寬度很窄的編程脈沖(對(duì)2764,其寬度為1-3ms)對(duì)各單元讀寫，全部寫完一遍，再逐個(gè)單元校驗(yàn)，對(duì)寫錯(cuò)的單元可重復(fù)多次寫,直至正確。由于不同型號(hào)和不同廠家的EPROM芯片的編程要求都略有差別。芯片管腳功能常用EPROM芯片介紹（編程、數(shù)據(jù)讀出）8/9/202223三、 其它類型存儲(chǔ)器簡(jiǎn)介1. EEPROM(電可擦除可編程只讀存儲(chǔ)器) 用電氣方法擦除和編程的只讀存儲(chǔ)器。 存儲(chǔ)單元采用浮柵隧道氧化層MOS管。EPROM只能整體擦除，不能一個(gè)存儲(chǔ)單元一個(gè)存儲(chǔ)單元地獨(dú)立擦除，而且擦除操作比較麻煩。而EEPROM克服了EPROM的這一不足。

14、2. 快閃存儲(chǔ)器Flash Memory 采用與EPROM中的疊柵MOS管相似的結(jié)構(gòu)，同時(shí)保留了EEPROM用隧道效應(yīng)擦除的快捷特性。理論上屬于ROM型存儲(chǔ)器；功能上相當(dāng)于RAM。 8/9/202224 PROM的結(jié)構(gòu)是與陣列固定、或陣列可編程的PLD器件，對(duì)于有大量輸入信號(hào)的PROM，比較適合作為存儲(chǔ)器來(lái)存放數(shù)據(jù)。對(duì)于較少的輸入信號(hào)組成的與陣列固定、或陣列可編程的器件中，也可以很方便地實(shí)現(xiàn)任意組合邏輯函數(shù)。 采用PROM進(jìn)行邏輯設(shè)計(jì)時(shí)，（1）根據(jù)邏輯要求列出真值表；（2）把真值表的輸入作為PROM的輸入，把要實(shí)現(xiàn)的邏輯函數(shù)用對(duì)PROM“或” 陣列進(jìn)行編程的代碼來(lái)代替；（3）畫出相應(yīng)的陣列圖。

15、8-3 可編程只讀存儲(chǔ)器PROM和可編程邏輯陣列PLA一、可編程只讀存儲(chǔ)器PROM例1： 下圖是一個(gè)8（字線）4（數(shù)據(jù)）的存儲(chǔ)器數(shù)據(jù)陣列圖。8/9/2022253-8線譯碼器84存儲(chǔ)單元矩陣輸出緩沖器地址碼輸入端數(shù)據(jù)輸出端字線 由地址譯碼器選中不同的字線，被選中字線上的四位數(shù)據(jù)通過(guò)輸出緩沖器輸出。 如當(dāng)?shù)刂反aA2A1A0000時(shí)，通過(guò)地址譯碼器，使字線P01，將字線P0上的存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)0000輸出，即D0D30000。將左圖地址擴(kuò)展成n條地址線，n位地址碼可尋址2n個(gè)信息單元，產(chǎn)生字線為2n條，其輸出若是m位，則存儲(chǔ)器的總?cè)萘课?nm位。8/9/202226從組合電路角度來(lái)看:輸入地址信

16、號(hào)即為電路的輸入邏輯變量地址譯碼器產(chǎn)生2n個(gè)字線即為固定與陣列產(chǎn)生2n個(gè)乘積項(xiàng)存儲(chǔ)矩陣即為或陣列把乘積項(xiàng)組合成m個(gè)邏輯函數(shù)輸出。例2：試用適當(dāng)容量的PROM實(shí)現(xiàn)兩個(gè)兩位二進(jìn)制數(shù)比較的比較器。（1）兩個(gè)兩位二進(jìn)制數(shù)分別為A1A0和B1B0，當(dāng)A1A0大于B1B0時(shí)，F(xiàn)11，A1A0等于B1B0時(shí)，F(xiàn)21，A1A0小于B1B0時(shí)，F(xiàn)31，下表給出了兩位二進(jìn)制和比較結(jié)果的輸入輸出對(duì)照表，8/9/202227 由此可寫出輸出邏輯函數(shù)的最小項(xiàng)表達(dá)式為： F1m（4,8,9,12,13,14） F2m（0,5,10,15） F3m（1,2,3,6,7,11）（2）把A1A0和B1B0作為PROM的輸入信號(hào)

17、，F(xiàn)1、F2和F3為或陣列的輸出，下圖是用PROM實(shí)現(xiàn)比較器的陣列圖。8/9/202228（3）選用PROM的容量為163位即可滿足要求。以PROM實(shí)現(xiàn)簡(jiǎn)單的組合邏輯電路函數(shù)是很方便的實(shí)際上，大多數(shù)組合邏輯函數(shù)的最小項(xiàng)不超過(guò)40個(gè)，則使得PROM芯片的面積利用率不高，功耗增加。為解決這一問(wèn)題，考慮與陣列也設(shè)計(jì)成可編程形式來(lái)實(shí)現(xiàn)組合邏輯，這就是可編程邏輯陣列PLA。 一般的PROM輸入的地址線都較多，容量也較大，又由于PROM的與陣列固定，必須進(jìn)行全譯碼，要產(chǎn)生全部的最小項(xiàng)。 F1m（4,8,9,12,13,14） F2m（0,5,10,15） F3m（1,2,3,6,7,11）8/9/2022

18、29二、可編程邏輯陣列PLAPLA的邏輯結(jié)構(gòu)：8/9/202230二、可編程邏輯陣列PLA可編程邏輯陣列PLA和PROM相比之下，有如下特點(diǎn)：（一）PROM是與陣列固定、或陣列可編程，而PLA是與和或陣列全可編程。（二）PROM與陣列是全譯碼的形式，而PLA是根據(jù)需要產(chǎn)生乘積項(xiàng)，從而減小了陣列的規(guī)模。（三）PROM實(shí)現(xiàn)的邏輯函數(shù)采用最小項(xiàng)表達(dá)式來(lái)描述；而用PLA實(shí)現(xiàn)邏輯函數(shù)時(shí)，運(yùn)用簡(jiǎn)化后的最簡(jiǎn)與或式，即由與陣列構(gòu)成乘積項(xiàng)，根據(jù)邏輯函數(shù)由或陣列實(shí)現(xiàn)相應(yīng)乘積項(xiàng)的或運(yùn)算。（四）在PLA中，對(duì)多輸入、多輸出的邏輯函數(shù)可以利用公共的與項(xiàng)，因而，提高了陣列的利用率。8/9/202231例4: 試用PLA實(shí)

19、現(xiàn)四位自然二進(jìn)制碼轉(zhuǎn)換成四位格雷碼。（1）設(shè)四位自然二進(jìn)制碼為B3B2B1B0，四位格雷碼為G3G2G1G0，其對(duì)應(yīng)的真值表如下表所示。根據(jù)表列出邏輯函數(shù)并簡(jiǎn)化，得最簡(jiǎn)輸出表達(dá)式如下：8/9/202232（2）轉(zhuǎn)換器有四個(gè)輸入信號(hào)，化簡(jiǎn)后需用到7個(gè)不同的乘積項(xiàng)，組成4 個(gè)輸出函數(shù)，故選用4-7-4PLA實(shí)現(xiàn)，下圖是四位自然二進(jìn)制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器PLA陣列圖。7項(xiàng)右圖僅用了七個(gè)乘積項(xiàng)，比PROM全譯碼少用9個(gè)，實(shí)現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高了芯片的利用率，所以用它來(lái)實(shí)現(xiàn)多輸入、多輸出的復(fù)雜邏輯函數(shù)較PROM有優(yōu)越之處。PLA除了能實(shí)現(xiàn)各種組合電路外，還可以在或陣列之后

20、接入觸發(fā)器組，作為反饋輸入信號(hào)，實(shí)現(xiàn)時(shí)序邏輯電路。8/9/2022338/9/2022348/9/2022358/9/2022368/9/2022378/9/2022387-4 可編程邏輯器件PAL和通用邏輯陣列GAL一、可編程陣列邏輯器件PAL PAL采用雙極型熔絲工藝，工作速度較高。PAL的結(jié)構(gòu)是與陣列可編程和或陣列固定，這種結(jié)構(gòu)為大多數(shù)邏輯函數(shù)提供了較高級(jí)的性能，為PLD進(jìn)一步的發(fā)展奠定了基礎(chǔ)。（一）PAL的基本結(jié)構(gòu) PAL器件的輸入、輸出結(jié)構(gòu)以及輸入、輸出的數(shù)目是由集成電路制造商根據(jù)實(shí)際設(shè)計(jì)情況大致估計(jì)確定。PAL器件的型號(hào)很多，它的典型輸出結(jié)構(gòu)通常有四種，其余的結(jié)構(gòu)是在這四種結(jié)構(gòu)基礎(chǔ)

21、上變形而來(lái)。8/9/2022391. 專用輸出基本門陣列結(jié)構(gòu)一個(gè)輸入四個(gè)乘積項(xiàng)且通過(guò)或非門低電平輸出 如輸出采用或門，為高電平有效PAL器件。 若采用互補(bǔ)輸出的或門，為互補(bǔ)輸出器件。輸入信號(hào)四個(gè)整積項(xiàng)8/9/2022402. 可編程I/O輸出結(jié)構(gòu)可編程I/O結(jié)構(gòu)如下圖所示。8個(gè)乘積項(xiàng)兩個(gè)輸入，一個(gè)來(lái)自外部I，另一來(lái)自反饋I/O當(dāng)最上面的乘積項(xiàng)為高電平時(shí)，三態(tài)門開(kāi)通，I/O可作為輸出或反饋；乘積項(xiàng)為低電平時(shí)，三態(tài)門關(guān)斷，是輸入。8/9/2022413. 寄存器型輸出結(jié)構(gòu)：也稱作時(shí)序結(jié)構(gòu)，如下圖所示。8個(gè)乘積項(xiàng)或門的輸出通過(guò)D觸發(fā)器，在CP的上升沿時(shí)到達(dá)輸出。觸發(fā)器的Q端可以通過(guò)三態(tài)緩沖器送到輸出

22、引腳觸發(fā)器的反相端反饋回與陣列，作為輸入信號(hào)參與更復(fù)雜的時(shí)序邏輯運(yùn)算CP和使能是PAL的公共端8/9/2022424. 帶異或門的寄存器型輸出結(jié)構(gòu)：增加了一個(gè)異或門把乘積項(xiàng)分割成兩個(gè)和項(xiàng)兩個(gè)和項(xiàng)在觸發(fā)器的輸入端異或之后，在時(shí)鐘上升沿到來(lái)時(shí)存入觸發(fā)器內(nèi) 有些PAL器件是由數(shù)個(gè)同一結(jié)構(gòu)類型組成，有的則是由不同類型結(jié)構(gòu)混合組成。 如由8個(gè)寄存器型輸出結(jié)構(gòu)組成的PAL器件命名為PAL16R8，由8個(gè)可編程I/O結(jié)構(gòu)組成的PAL器件則命名為PAL16L8。8/9/202243（二）PAL16L8的使用 應(yīng)用PAL16L8設(shè)計(jì)組合邏輯電路，主要步驟是將輸出和激勵(lì)寫成最簡(jiǎn)與或表達(dá)式，然后確定PAL16L8的

23、引腳和編程。 目前能夠支持PAL的編程軟件已相當(dāng)成熟，芯片應(yīng)用也很普及，但是由于其集成密度不高、編程不夠靈活，且只能一次編程，很難勝任功能較復(fù)雜的電路與系統(tǒng)。 二、通用陣列邏輯GAL器件采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程的特性。 與PAL相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元OLMC（Output Logic Macro Cell），8/9/202244GAL和PAL在結(jié)構(gòu)上的區(qū)別見(jiàn)下圖：PAL結(jié)構(gòu)GAL結(jié)構(gòu) 適當(dāng)?shù)貫镺LMC進(jìn)行編程，GAL就可以在功能上代替前面討論過(guò)的PAL各種輸出類型以及其派生類型8/9/202245（一）GAL器件結(jié)構(gòu)和特點(diǎn) GAL

24、器件型號(hào)定義和PAL一樣根據(jù)輸入輸出的數(shù)量來(lái)確定，GAL16V8中的16表示陣列的輸入端數(shù)量，8表示輸出端數(shù)量，V則表示輸出形式可以改變的普通型1. GAL16V8的基本結(jié)構(gòu)（下圖）8個(gè)輸入緩沖器8個(gè)輸出反饋緩沖器一個(gè)共用時(shí)鐘CLK8個(gè)輸出緩沖器8個(gè)OLMC8/9/2022462. GAL輸出邏輯宏單元OLMC的組成 輸出邏輯宏單元OLMC 由或門、異或門、D觸發(fā)器、多路選擇器MUX、時(shí)鐘控制、使能控制和編程元件等組成，如下圖：組合輸出時(shí)序輸出8/9/2022473. 輸出邏輯宏單元OLMC組態(tài) 輸出邏輯宏單元由對(duì)AC1(n) 和AC0進(jìn)行編程決定PTMUX、TSMUX、OMUX和FMUX的輸

25、出，共有5種基本組態(tài)： 專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入/輸出組態(tài)、寄存器組態(tài)和寄存器組合I/O組態(tài)。8個(gè)宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。(1) 專用輸入組態(tài) ：如下圖所示：此時(shí)AC1(n)1，AC00，使TSMUX輸出為0，三態(tài)輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被禁止，I/O可以作為輸入端，提供給相鄰的邏輯宏單元。本級(jí)輸入信號(hào)卻來(lái)自另一相鄰宏單元。8/9/202248(2) 專用輸出組態(tài)：如下圖所示：AC1(n)0，AC00，四路反饋數(shù)據(jù)選擇器FMUX輸出接在低電平，本單元的反饋信號(hào)和相鄰單元的信號(hào)都被阻斷 由于或非門，使異或門的輸出不經(jīng)過(guò)D觸發(fā)器，直接由處于使能狀態(tài)的三態(tài)門輸出由于與非門輸出使第一條乘積項(xiàng)經(jīng)過(guò)乘積項(xiàng)數(shù)據(jù)選擇器作為或門的輸入8/9/202249(4) 寄存器組態(tài)：當(dāng)AC1(n)0，AC01時(shí)，如下圖所示。（3）同學(xué)自學(xué)此時(shí)OMUX選中觸發(fā)器的輸出同相Q端作為輸出信號(hào)，反饋輸入信號(hào)來(lái)自D觸發(fā)器的反相端或門的輸入有8個(gè)乘積項(xiàng)OE、CLK作為輸出緩沖器的使能信號(hào)和時(shí)鐘，作為公共端8/9/2022504. GAL是繼PAL之后具有較高性能的PLD，和PAL相比，具有以下特點(diǎn)：(1) 有較高的通用性和靈活性：它的每個(gè)邏輯宏單元可以根據(jù)需要任意組