微電子學(xué)概論5章1-2

1、微電子學(xué)概論第五章集成電路設(shè)計(jì)5.1 集成電路設(shè)計(jì)特點(diǎn)集成度與設(shè)計(jì)成本集成度（門/chip)設(shè)計(jì)成本/總成本（%）5.1 集成電路設(shè)計(jì)特點(diǎn)集成度與設(shè)計(jì)工作量(人工)集成度（ tr/chip)設(shè)計(jì)工作量（人年）集成電路設(shè)計(jì)與制造的主要流程框架設(shè)計(jì)芯片檢測(cè)單晶、外延材料掩膜版芯片制造過程封裝測(cè)試系統(tǒng)需求 集成電路的設(shè)計(jì)過程: 設(shè)計(jì)創(chuàng)意 + 仿真驗(yàn)證集成電路芯片設(shè)計(jì)過程框架是功能要求行為設(shè)計(jì)（ VHDL ）行為仿真綜合、優(yōu)化網(wǎng)表時(shí)序仿真布局布線版圖后仿真否是否否是交貨設(shè)計(jì)業(yè)設(shè)計(jì)的基本過程 功能設(shè)計(jì) 邏輯和電路設(shè)計(jì) 版圖設(shè)計(jì) 集成電路設(shè)計(jì)的最終輸出是掩膜版圖，通過制版和工藝流片可以得到所需的集成電路。

2、 設(shè)計(jì)與制備之間的接口：版圖 集成電路設(shè)計(jì)特點(diǎn)及設(shè)計(jì)信息描述 典型設(shè)計(jì)流程 典型的布圖設(shè)計(jì)方法及可測(cè)性設(shè)計(jì)技術(shù)5.1.1 設(shè)計(jì)特點(diǎn) 什么是集成電路？ 把組成電路的元件、器件以及相互間的連線做在單個(gè)芯片上，封裝到管殼中，通過外部的引腳完成電路功能。什么是集成電路設(shè)計(jì)？ 根據(jù)電路功能和性能的要求，在正確選擇電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。5.1 IC設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描述設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描述 什么是分層分級(jí)設(shè)計(jì)？ 將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問題分解為復(fù)雜性較低的設(shè)計(jì)級(jí)別，這個(gè)級(jí)別可以再分解

3、到復(fù)雜性更低的設(shè)計(jì)級(jí)別；這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是說，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)一般來說，級(jí)別越高，抽象程度越高；級(jí)別越低，細(xì)節(jié)越具體。5.1.1 設(shè)計(jì)特點(diǎn)設(shè)計(jì)特點(diǎn) (與分立電路相比) 對(duì)設(shè)計(jì)正確性提出更為嚴(yán)格的要求 測(cè)試問題 版圖設(shè)計(jì)，布局布線 分層分級(jí)設(shè)計(jì) (階層的設(shè)計(jì)) 和模塊化設(shè)計(jì)5.1.1 設(shè)計(jì)特點(diǎn)從層次和域表示分層分級(jí)設(shè)計(jì)思想域：行為域：集成電路的功能結(jié)構(gòu)域：集成電路的邏輯和電路組成物理域：集成電路掩膜版的幾何特性物理特性的具體實(shí)現(xiàn)層次：系統(tǒng)級(jí)，算法級(jí)，寄存器傳輸級(jí) (也稱 RTL 級(jí)),邏輯級(jí)與電路級(jí)5.1.1 設(shè)計(jì)特點(diǎn)行

4、為域結(jié)構(gòu)域系統(tǒng)的分層分級(jí)物理域芯片模塊宏單元標(biāo)準(zhǔn)單元掩模單元晶體管門寄存器處理器處理器電路邏輯寄存器算法級(jí)系統(tǒng)級(jí)系統(tǒng)描述 布爾方程微分方程算法描述RTL 描述5.1.1 設(shè)計(jì)特點(diǎn)5.1.1 設(shè)計(jì)特點(diǎn)系統(tǒng)行為域結(jié)構(gòu)域物理域系統(tǒng)級(jí)性能描述CPU 、存儲(chǔ)器、控制器等芯片、電路板、子系統(tǒng)算法級(jí)I/O算法處理器子系統(tǒng)部件間的物理連接RTL級(jí)狀態(tài)表ALU 、寄存器、 MUX芯片、宏單元邏輯級(jí)布爾方程門、觸發(fā)器單元布圖電路級(jí)微分方程晶體管、電阻、電容晶體管布圖分類內(nèi)容語言（ VHDL,Verilog 等）功能描述設(shè)計(jì)圖功能設(shè)計(jì)功能圖邏輯設(shè)計(jì)邏輯圖電路設(shè)計(jì)電路圖版圖設(shè)計(jì)符號(hào)圖版圖5.1.2設(shè)計(jì)信息描述設(shè)計(jì)信息

5、描述的幾種方法VHDL 描述語言功能設(shè)計(jì)一=b邏輯設(shè)計(jì) 電路設(shè)計(jì) 版圖設(shè)計(jì)5.1.2設(shè)計(jì)信息描述R1R2VccVinVoutGND版圖地VoutVinR1VccR25.1.2設(shè)計(jì)信息描述自頂向下設(shè)計(jì)（ top-down)（1）系統(tǒng)功能設(shè)計(jì)（2）邏輯與電路設(shè)計(jì)（3）版圖設(shè)計(jì)5.2 IC設(shè)計(jì)流程系統(tǒng)要求性能功能描述邏輯電路版圖制版，圓片制作系統(tǒng)編譯邏輯與電路編譯版圖編譯數(shù)據(jù)庫5.2 IC設(shè)計(jì)流程系統(tǒng)功能設(shè)計(jì) 輸出：語言或功能圖 軟件支持：多目標(biāo)多約束條件優(yōu)化問題 無自動(dòng)設(shè)計(jì)軟件 仿真軟件： VHDL 仿真器,Verilog 仿真器5.2.1 系統(tǒng)功能設(shè)計(jì) 算法級(jí)：包含算法級(jí)綜合：將算法級(jí)描述轉(zhuǎn) 換

6、到 RTL 級(jí)描述 綜合：通過附加一定的約束條件從高一級(jí) 設(shè)計(jì)層次直接轉(zhuǎn)換到低一級(jí)設(shè)計(jì)層 次的過程邏輯級(jí)：較小規(guī)模電路5.2.1 系統(tǒng)功能設(shè)計(jì)功能塊劃分原則： 既要使功能塊之間的連線盡可能地少，接口清晰，又要求功能塊規(guī)模合理，便于各個(gè)功能塊各自獨(dú)立設(shè)計(jì)同時(shí)在功能塊最大規(guī)模的選擇時(shí)要考慮設(shè)計(jì)軟件可處理的設(shè)計(jì)級(jí)別。5.2.1 系統(tǒng)功能設(shè)計(jì)概念：滿足一定邏輯或電路功能的由邏輯或電路單元組成的邏輯或電路結(jié)構(gòu)過程：A. 數(shù)字電路： 在RTL 級(jí)描述通過邏輯綜合軟件得到門級(jí)邏輯網(wǎng)表（連接關(guān)系）再用邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化完成 5.2.2 邏輯與電路設(shè)計(jì) 電路實(shí)現(xiàn)（包括滿足電路性能要求的電路結(jié)構(gòu)和元件

7、參數(shù))：調(diào)用單元庫完成； 沒有單元庫支持：對(duì)各單元進(jìn)行電路設(shè)計(jì)，通過電路模擬與分析，預(yù)測(cè)電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿意的結(jié)果。由此可形成用戶自己的單元庫5.2.2 邏輯與電路設(shè)計(jì) B. 模擬電路：尚無良好的綜合軟件 RTL 級(jí)仿真通過后，根據(jù)經(jīng)驗(yàn)進(jìn)行電路設(shè)計(jì) 5.2.2 邏輯與電路設(shè)計(jì)電路模擬與驗(yàn)證原理圖輸入模擬單元庫單元庫：一組單元電路的集合 經(jīng)過優(yōu)化設(shè)計(jì)、并通過設(shè)計(jì)規(guī)則檢查和反復(fù)工藝驗(yàn)證，能正確反映所需的邏輯和電路功能以及性能，適合于工藝制備，可達(dá)到最大的成品率。元件門元胞宏單元（功能塊）基于單元庫的描述：層次描述單元庫可由廠家提供，可由用戶

8、自行建立5.2.2 邏輯與電路設(shè)計(jì)概念：根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來設(shè)計(jì)光刻用的掩膜版圖。集成電路設(shè)計(jì)的最終輸出。什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。版圖與所采用的制備工藝緊密相關(guān)5.2.3 版圖設(shè)計(jì)版圖設(shè)計(jì)過程：由底向上過程 主要是布局布線過程 布局：將模塊安置在芯片的適當(dāng)位置，滿足一定目標(biāo)函數(shù)對(duì)級(jí)別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級(jí)別高一些的，是分配較低級(jí)別功能塊的位置，使芯片面積盡量小。 布線：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線布線均勻，優(yōu)化連線長(zhǎng)度、保證布

9、通率。5.2.2版圖設(shè)計(jì)版圖設(shè)計(jì)過程大多數(shù)基于單元庫實(shí)現(xiàn)（ 1 ）全自動(dòng)軟件自動(dòng)轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則芯片）（ 2 ）半自動(dòng)布圖規(guī)劃工具 人工進(jìn)行布圖規(guī)劃： 物理劃分，芯片面積和形狀，單元區(qū)位置，功能塊的面積形狀和相對(duì)位置，輸入輸出位置， 然后自動(dòng)布線。（ 3 ）全人工版圖設(shè)計(jì)：人工布圖規(guī)劃，提取單元，人工布局布線（由底向上：小功能塊到大功能塊）5.2.2版圖設(shè)計(jì)單元庫中基本單元較小的功能塊總體版圖版圖檢查與驗(yàn)證布局布線布局布線較大的功能塊布局布線布圖規(guī)劃人工版圖設(shè)計(jì)典型過程5.2.3版圖設(shè)計(jì)設(shè)計(jì)規(guī)則：版圖幾何尺寸的絕對(duì)量大小以及各層版圖之間的對(duì)應(yīng)關(guān)系作用：(1)使得版圖設(shè)計(jì)合理(2)減

10、少設(shè)計(jì)的個(gè)人差、隨意性以及失誤(3)便于計(jì)算機(jī)自動(dòng)設(shè)計(jì)和檢查(4)不懂工藝也能夠設(shè)計(jì)版圖5.3 IC設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則的例子（雙極）寬度發(fā)射極寬度 5引線孔寬度 3電阻條寬度 5隔離槽寬度 5引線寬度 內(nèi)5/外10間隔 發(fā)射極-基區(qū)邊緣 5引線孔-邊緣 5摻雜區(qū)-隔離槽 10引線-引線孔 2 引線-引線 5設(shè)計(jì)規(guī)則的例子（ Al 柵 MOS)寬度溝道長(zhǎng)度 L 3 引線孔寬度 3引線寬度 5間隔有源區(qū)間隔 10引線孔-有源區(qū)邊緣 3 柵覆蓋有源區(qū) 2引線-覆蓋引線孔 2引線-引線間隔 5SGDp-Si小結(jié)：（1）集成電路設(shè)計(jì)特點(diǎn)：準(zhǔn)確、可測(cè)、版圖、分層，（學(xué)術(shù)、技術(shù)、藝術(shù)）（2）5層次，3個(gè)域（3

11、）描述方法：功能，邏輯，電路，版圖（4）設(shè)計(jì)流程：自頂向下-系統(tǒng)、邏輯、版圖（5）版圖設(shè)計(jì)：自下向頂。單元庫，經(jīng)驗(yàn)，CAD（6）設(shè)計(jì)規(guī)則：相對(duì)標(biāo)準(zhǔn)（），絕對(duì)（微米）5.4 集成電路設(shè)計(jì)方法5.4.1 全定制Ct=Cd/V+Cp/yn當(dāng) V 大時(shí)，設(shè)計(jì)費(fèi)用降低，適合用全定制電路當(dāng) V 小時(shí)，半定制5.4 集成電路設(shè)計(jì)方法5.4.2 門陣列門布署ASIC(申請(qǐng) - Spesific 集成電路)門陣列標(biāo)準(zhǔn)單元積木塊可編程邏輯器件優(yōu)點(diǎn)：適合小批量，多品種，降低設(shè)計(jì)成本縮短設(shè)計(jì)時(shí)間大部分工藝已經(jīng)在電路設(shè)計(jì)之前完成。5.4.2 互補(bǔ)型金屬氧化半導(dǎo)體門陣列: 互補(bǔ)型金屬氧化半導(dǎo)體倒相器相對(duì)VddVinVoutpnVinVoutVdd相對(duì)5.4.2 互補(bǔ)型金屬氧化半導(dǎo)體門陣列: 互補(bǔ)型金屬氧化半導(dǎo)體倒相器相對(duì)VddG1G2G3PN單元之間的通道5.4.2 互補(bǔ)型金屬氧化半導(dǎo)體門陣列: 互補(bǔ)型金屬氧化半導(dǎo)體倒相器相對(duì)VddG1G2A1A2A3A1A2A3YVdd相對(duì)Y門陣列設(shè)計(jì)小結(jié) 引線孔以前的工藝完全作好，形成母片 根據(jù)電路要求設(shè)計(jì)引線孔 開引線孔，金屬布線： 2 塊版電路要求邏輯網(wǎng)表布線版圖邏輯模擬版圖檢查母片單元庫制版，圓片制作門陣列的優(yōu)點(diǎn) 設(shè)計(jì)周期短，成本低門陣列的缺點(diǎn) 門利用率低，靈活性差，布通