一種多功能信號(hào)源的SoPC解決方案

1、一種多功能信號(hào)源的SoPC解決方案論文摘要：探討了一種運(yùn)用SoPC技術(shù)，將Nios系統(tǒng)、DDS信號(hào)產(chǎn)生電路、等精度頻率計(jì)電路嵌入到一塊FPGA里，實(shí)現(xiàn)信號(hào)源的方案。由于FPGA可重配置的特性，信號(hào)源可以根據(jù)需要隨時(shí)對(duì)主要功能進(jìn)行修改，不必更換硬件。該信號(hào)源功能多，使用范圍寬，精度高。系統(tǒng)的主要功能都在一塊芯片上，抗干擾能力強(qiáng)，功耗低，體積小。論文關(guān)鍵詞：等精度頻率計(jì),信號(hào)源1引言信號(hào)源是電子系統(tǒng)設(shè)計(jì)、測(cè)試和實(shí)驗(yàn)中必備的工具。數(shù)字化的信號(hào)源轉(zhuǎn)換速度快，具有較高的頻率分辨率，頻率轉(zhuǎn)換時(shí)間和相位連續(xù)，相對(duì)傳統(tǒng)的模擬信號(hào)源有更多的優(yōu)勢(shì)。實(shí)際應(yīng)用系統(tǒng)中情況各不相同，專用信號(hào)源使用范圍有限，不改變硬件電路

2、但可以改變信號(hào)源功能和使用范圍的新型信號(hào)源就有了需求。SoPC可重構(gòu)的特點(diǎn)，可以滿足上述要求。SoPC是采用Nios可配置軟核處理器和IPIntellectualProperty核在集成電路內(nèi)搭建的系統(tǒng)，Nios負(fù)責(zé)系統(tǒng)控制和通訊，利用現(xiàn)有IP或者HDL語(yǔ)言實(shí)現(xiàn)其它主要的硬件局部。該系統(tǒng)在一片F(xiàn)PGA上不僅嵌入了Nios軟核MPU，還集成了DDSDirectDigitalFrequencySynthesis信號(hào)產(chǎn)生電路和等精度頻率計(jì)，設(shè)計(jì)方式靈活、可靠性高，功能齊全，功耗比擬低，適用于諸多領(lǐng)域。2系統(tǒng)總體設(shè)計(jì)和工作原理多功能信號(hào)源組成如圖1所示。SoPC主要由下面幾個(gè)局部組成，Nios、Ava

3、lonBus、BootROM、Timer、外部接口、DDS信號(hào)產(chǎn)生電路、等精度頻率計(jì)、通信、顯示和鍵盤管理。這里，我們著重對(duì)Nios的作用、DDS信號(hào)產(chǎn)生電路、等精度頻率計(jì)進(jìn)行了說(shuō)明。圖1Nios系統(tǒng)組成圖21Nios軟核Nios是Altera公司的用戶可配置嵌入式32位MPU軟核，主要完成系統(tǒng)的管理、控制和人機(jī)對(duì)話。如DDS中頻率、相位、幅度的設(shè)置和步進(jìn)，等精度頻率計(jì)的鍵盤模塊、數(shù)碼顯示模塊的控制與管理。22DDS信號(hào)產(chǎn)生電路DDS用來(lái)產(chǎn)生頻率、相位和幅度可變的正弦波。DDS的工作原理是利用正弦信號(hào)的相位與時(shí)間呈線性關(guān)系的特性，采用相位累加方法作為地址，讀出相應(yīng)ROM中的值，得到正弦信號(hào)的瞬

4、時(shí)幅值，實(shí)現(xiàn)頻率合成。DDS包括頻率控制字、相位控制字、同步存放器、相位累加器、波形存儲(chǔ)器、數(shù)模轉(zhuǎn)換器、低通濾波器，見(jiàn)圖2所示。圖2DDS原理圖在系統(tǒng)時(shí)鐘的控制下，相位累加器對(duì)頻率控制字K進(jìn)行累加，得到相位碼，相位碼尋址ROM得到幅值碼，經(jīng)過(guò)數(shù)模轉(zhuǎn)換后得到相應(yīng)的階梯波，再經(jīng)過(guò)低通濾波得到連續(xù)平滑的由頻率控制字K決定的模擬輸出波形，輸出頻率f為：f=K-f/2設(shè)K=1時(shí)，DDS最小分辨率是：f=f/2式中K是頻率控制字，N是相位存放器字長(zhǎng)，輸出頻率是由K和N決定的。DDS可以用來(lái)作多波形發(fā)生器，只要改變ROM中的數(shù)據(jù)，預(yù)先設(shè)置成正弦波、三角波、方波等，根據(jù)查表就可以實(shí)現(xiàn)不同的波形。利用DSPBu

5、ilder設(shè)計(jì)DDS，然后轉(zhuǎn)換成VHDL，DDS輸出波形見(jiàn)圖3所示。DDS的分辨率在相位累加器的位數(shù)N足夠大時(shí)，理論上可以獲得相應(yīng)的分辨精度。DDS是一個(gè)全數(shù)字結(jié)構(gòu)的開(kāi)環(huán)系統(tǒng)，無(wú)反應(yīng)環(huán)節(jié)，速度非?？臁DS的相位誤差主要依賴于時(shí)鐘的相位特性，相位誤差小，相位是連續(xù)變化的，形成的信號(hào)具有良好的頻譜，這是傳統(tǒng)的直接頻率合成方法無(wú)法實(shí)現(xiàn)的。相位字輸入的數(shù)據(jù)寬度M往往小于相位存放器字長(zhǎng)N，實(shí)際的DDS結(jié)構(gòu)中N很大，M太大會(huì)導(dǎo)致ROM容量的成倍上升，而輸出精度受D/A位數(shù)的限制未有很大改善，所以我們?nèi)的高M(jìn)位尋址ROM，這樣也出現(xiàn)了截?cái)嗾`差。圖3DDS輸出波形23等精度頻率計(jì)電子測(cè)量領(lǐng)域經(jīng)常要檢測(cè)頻率

6、，測(cè)量頻率的方法也各式各樣。傳統(tǒng)測(cè)頻原理的頻率計(jì)測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低，即測(cè)量精度隨被測(cè)信號(hào)的頻率的變化而變化，在實(shí)用中有較大的局限性，而等精度頻率計(jì)不但具有較高的測(cè)量精度，且在整個(gè)頻率區(qū)域能保持恒定的測(cè)試精度。等精度頻率計(jì)的前一級(jí)是信號(hào)整形電路，用于對(duì)待測(cè)信號(hào)進(jìn)行放大和整形，作為輸入信號(hào)。測(cè)頻電路是頻率計(jì)的核心電路模塊，系統(tǒng)時(shí)鐘作為標(biāo)準(zhǔn)頻率信號(hào)?？刂茰y(cè)頻操作和讀取測(cè)頻數(shù)據(jù)，并對(duì)相應(yīng)數(shù)據(jù)作處理的任務(wù)由Nios完成。等精度測(cè)頻原理圖見(jiàn)圖4所示。圖4等精度頻率計(jì)結(jié)構(gòu)和波形圖CNT1和CNT2是兩個(gè)可控的32位計(jì)數(shù)器，EN是它們的計(jì)數(shù)允許端，高電平有效。標(biāo)準(zhǔn)頻率信號(hào)從CNT1的時(shí)鐘端B

7、CLK輸入，設(shè)其頻率為Fs，被測(cè)信號(hào)從CNT2的時(shí)鐘端TCLK輸入，令其頻率為Fx。使CLR清零，同時(shí)兩個(gè)計(jì)數(shù)器和D觸發(fā)器被置0，D觸發(fā)器的Q端也為0，禁止兩個(gè)計(jì)數(shù)器計(jì)數(shù)。預(yù)置門控信號(hào)CL由Nios發(fā)出，它的寬度是可以控制的，取0.01-1S某一值時(shí)，對(duì)測(cè)頻的精度影響較小。CL為高電平，D觸發(fā)器輸出要到被測(cè)信號(hào)TCLK的上升沿通過(guò)才為1，這時(shí)START也為1，計(jì)數(shù)器CNT1和CNT2工作，分別同時(shí)對(duì)標(biāo)準(zhǔn)時(shí)鐘和被測(cè)信號(hào)計(jì)數(shù)。CL為0時(shí)，兩個(gè)計(jì)數(shù)器還沒(méi)有停止工作，直到下一個(gè)被測(cè)信號(hào)的上升沿到來(lái)時(shí)，D觸發(fā)器輸出變?yōu)?，兩個(gè)計(jì)數(shù)器同時(shí)被關(guān)閉。門控信號(hào)CL的寬度和發(fā)生時(shí)間都不會(huì)影響計(jì)數(shù)使能信號(hào)START

8、允許計(jì)數(shù)的周期，總是等于被測(cè)信號(hào)TCLK周期的整數(shù)倍，這是確保TCLK在任何頻率條件下都能保持恒定精度的關(guān)鍵。在一次門控信號(hào)CL為高電平時(shí)，對(duì)被測(cè)信號(hào)計(jì)數(shù)值為Nx，對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為Ns，那么有：Fx/Nx=Fs/Ns推出Fx=Fs/Ns-Nx3基于Nios信號(hào)源的實(shí)現(xiàn)4結(jié)果分析多功能信號(hào)源系統(tǒng)時(shí)鐘為100MHz。設(shè)定成DDS模式時(shí)，頻率在1Hz-10MHz范圍調(diào)節(jié)，產(chǎn)生正弦波，同時(shí)能實(shí)現(xiàn)調(diào)頻、調(diào)相、調(diào)幅。采用THS5651-100MHz超高速D/A，要實(shí)現(xiàn)步進(jìn)1Hz分辨率，在最高頻率10MHz時(shí)，輸出波形在一個(gè)周期里有10個(gè)點(diǎn)，經(jīng)過(guò)下級(jí)電路的處理，沒(méi)有明顯失真。那么有：f=f/2=10

9、0*10/2=0.023283Hz當(dāng)輸出信號(hào)分辨率為1Hz時(shí)：K=1/f=43設(shè)定成等精度頻率計(jì)模式時(shí)，能測(cè)量頻率。測(cè)頻時(shí)門控信號(hào)CL寬度的改變?cè)斐傻恼`差最多只有BCLK信號(hào)的一個(gè)時(shí)鐘周期，任何時(shí)刻的絕對(duì)誤差只有10ns。頻率測(cè)試范圍1Hz-100MHz，預(yù)置門控信號(hào)CL的寬度取0.01秒時(shí)，測(cè)頻全域相對(duì)誤差恒為100萬(wàn)分之一，有關(guān)相對(duì)誤差的公式推導(dǎo)過(guò)程見(jiàn)參考。5總結(jié)設(shè)計(jì)的信號(hào)源功能比擬多，不僅能利用DDS產(chǎn)生信號(hào)，而且還可以測(cè)量頻率。整個(gè)系統(tǒng)主要功能集成在FPGA里，體積小、抗干擾能力強(qiáng)。DDS是利用數(shù)字化技術(shù)產(chǎn)生波形，頻率和相位，易于控制。等精度頻率計(jì)的電路改動(dòng)一下就可以測(cè)量脈沖寬度、占空比、相位，還可以用作頻率信號(hào)發(fā)生器。為此，此多功能信號(hào)源設(shè)計(jì)方案非常具有實(shí)用價(jià)值。參考文獻(xiàn)6 Ralf N.Hardware/Softwa